o procese disign PLL

[calven303]

Dobrý deň! Ja som v prvom ročníku na PLL design.i postavili fázy modelu domény a napätie domény model s Simulink, a tiež napätie domény model s veriloga.however, všetky tieto modely sa netýkajú noise.in môjho názoru, je ťažké bulid. Ja v podstate viem, čo spôsobí noise.and teraz môžem pokračovať navrhnúť obvody úrovni tranzistora? mi poradiť! díky moc

 

[khouly]

U naladiť špičkové parametre na úrovni systému a skontrolujte, výkon PLL, ako je zmena ICP a skontrolujte ustálenie, a vo fáze, a tak ďalej potom u môcť začať obvode tým, že pozná každý blok v PLL spec je, U môže začať PFD, a optimalizovať tak u minimalizovať mŕtve zóny, i nábojové pumpy a snaží sa, aby to symetrické minimalizovať nezhody, potom VCO, ktoré vyžadujú mnoho tuning a mnoho konštrukčných krokov k získaniu požadovanej tuning vlastnosti a tiež fázový šum potom u mať deliace konštrukcie pre vysokú rýchlosť a silu consumpssion výkon khouly

 

[calven303]

Ďakujeme khouly! i basiclly dokončiť to, čo u hovoril.

 

[khouly]

veľké a dobré u khouly

 

[gavin168]

Začnem robiť, čo sa khouly povedal. ďakujem