nulové oneskorenie časování po obmedzené optimalizácia v FPGA?

[jkfoo]

Nazdar,

I instantiate jeden Coregen generované výbavu v mojom návrhu, a syntetický pomocou FPGA Express.Načasovanie správy ukazuje nulové oneskorenie časování na túto konkrétnu výbavu, čo nie je správne.Skutočná oneskorenie môže byť hlásené po miesto a cestu.Každý, kto vie prečo?Thx.

 

[Skynet]

Ahoj jkfoo,

Než začnete syntetizovať návrhu pomocou FPGA Sythesize nástroje, ktoré potrebujete na konfiguráciu všetkých obmedzení, ako sú konštrukčnej rýchlosti, fan-in, fan-out,
atď a inak sa budú zobrazovať syntezátorový nulové oneskorenie cestu, ak ste si nakonfigurovať obmedzované.

respekt,
SkyNet

 

[Nikto]

Coregen wrap pre Xilinx primitívnych buniek vnútri, FPGA-Express brať ako black-box a ne načasovanie info poskytuje tak predpokladá 0 delta meškanie.

 

[jkfoo]

Vďaka za odpoveď.Myslíš tým nie je tak, že FPGA-expres správy môžete načasovať na coregen bunky.Ak je tomu tak, ako by mohla dizajnér vie, či je návrh splnil načasovanie pred pokračovaním na miesto a cestu?Ako o ďalšie nástroje, ako synplify a Leonardo, sa môžu hlásiť správne načasovanie?

 

[Nikto]

Co ty FPGA kompilátoru má predávajúci načasovanie knižnice caculate na "primitívne bunka" meškaním do 2 rozmer (jazdy, zaťaženie).V coregen pridať nejaké kompileru smernice rád / / syntézu black_box, Synopsys translate_off říct kompilátoru prijať makro ako čierna skrinka, to blackbox nemajú načasovanie knižnice info, prekladač ignorovať a nastavte ju na 0 meškanie.Pozrite sa vaša kompileru nainštalovať dir / lib / <vendor device> / vidieť čo primitívne bunky načasovanie lib poskytnúť Ak by ste chceli vidieť načasovanie správy odstrániť tie kompileru smernice alebo zploštit vaše makro výbavu, správa načasovanie-z-vstup na výstup .