nepredvídateľného správania v testbench Modelsim

[thirumoorthyg]

Nazdar,
Máme testbench kde Verilog sa používa iba porty prepojenie s RTL a zvyšok spracovanie je vykonané pomocou PLI hovory (v C).

Platforma: RedHat Linux
Modelsim: ModelsimSE 6.0d

Testbench správania sa líši, ak použijemeErroroneous results

Case 1:
Erroroneous výsledky
vsim> log-r / *
vsim> run-všetko
Without saving dataset (vsim.wlf) -- Expected normal behaviour

Prípad 2:
Bez úspor dátovom (vsim.wlf) - Očakávané správania
vsim> run-všetko

Prosím pomôžte v tomto ohľade.

Vďaka,
Thirumoorthy

 

[echo47]

Nedávne Modelsim poznámky zoznamu niekoľko opráv súvisiacich s WLF súbory.Skúste novšiu verziu - je to teraz 6.1.b.

 

[thirumoorthyg]

Vďaka za to.

Sme tiež stojí iný druh náhodnosti v testbench správania v nasledujúcej situácii.

Platforma: Redhat Linux v 64-bitové stroje
Zostavenie: gcc-M32 *. c
(konečný súbor *. so bude 32-bit objektu)

Vlastne pre niektoré z testovacích prípadov, testbench chová neočakávane a dostane ju vyriešiť, keď sme zaviesť niektoré figuríny pole veľkosti v štruktúre.
Príklad:

struct (send_packet

int dummy_arr [10000];

int frm_id;
int blen;
struct pkt_hdr xyz;
)

Ak sa stretávame s takýmto správaním, sme jednoducho zväčšiť veľkosť poľa a figuríny, že tento problém sa vyriešiť.
Môže niekto povedať, ako sledovať problém?
Čo môže byť príčinou?