Navrhovanie synchrónny FIFO s registrovaným data_out, ale bez taktu 1

[leongch]

Ahoj chlapci,,) Za bežných syn FIFO designu dáta sa nie je registrovaný. priradiť data_out = MEM [RD_PTR], B) Ak by sme chceli zaregistrovať ako vždy data_out @ (posedge CLK) data_out

 

[kishore2k4]

Nie som žiadny expert, ale toto je môj nápad. Pros neváhajte ma opravte. V kóde. READ_PTR v Ex.A je s najväčšou pravdepodobnosťou sa zvyšuje synchrónne s hodinami a! WR / RD signály. Takže tam je ešte jeden cyklus ČLK oneskorenie v celom procese čítania. teraz zvažuje to pre Ex.B

 Vždy @ (posedge ČLK) if (! WR) začína data_out

 

[phoenixfeng]

U stačí vopred si logiku, a zaregistrujte sa držať údajov, u čítanie naposledy pred čítať logiku: keď sa tvrdí, RD, raddr nxt_rtpr = / / Prečítajte si ďalšie dáta je problém, to je, keď FIFO je prázdna, a WR stalo, tak do hĺbky FIFO = 1, ale nie je čítanie stalo, tak u musieť prečítať prvé dáta von do REG, ktorý môžete používať hodnotu REG pri čítaní stalo. Po tom, každá operácia čítania Prečítajte si ďalšie dáta FIFO a uložiť ich do REG