nastaviť čas porušovanie

M

mallikmarasu

Guest
chcete nastaviť čas porušovanie vyskytuje sa stalo, čo sa bude
ako môžeme prekonať nastaviť čas porušovanie

 
Nemôžete ukážková dáta správne,
existuje mnoho spôsobov jeho riešenia, napríklad upraviť kód, ktorý si nechal signály dorazí čoskoro, alebo meškanie hodiny, alebo znížiť frekvenciu hodín

 
tarkyss as,

Oprava nastavenia porušenie, závisí na fázu návrhu toku, k porušeniu došlo.

ak došlo v P & R, môže vykonať rechaning palcement bunky, bunka veľkosti, cesta hodiny zpoždění úprava .......... atď ...

Ak ešte stále existuje, potom u porušenie musieť vrátiť späť do ur fáze syntézy a resynthesis RTL lepšie načasovanie constriant alebo U vás sa restucture RTL odstrániť porušovanie .........

 
Ak set-up time porušenie vyskytujú potom ur údajov nie je dostať sa na miesto určenia ur flop presne v jednom hodinovom cykle.
tak k odstráneniu set-up time porušenie musíte optimalizovať ur dátové cesty meškanie.

odpoveď, ak nie porozumieť.

 
Nastavte čas porušenie znamená, že dáta nie sú stabilné, ak sa odber vzoriek z potrubia ďalšej fázy.Carefor byť kritickej cesty.

 
Ak nastavenia husia koža v čase porušenia ..potom u get unknow / vedľajšie / ambigous odpoveď!....

na odstránenie tohto porušenia, nastaviť parametre časovania vstupu circuitary ..
alebo výraz, ktorý sa týkal dobu CLOCK, kombinačné logika, nastavenie času, mať čas a prekrútiť na hodiny.

 
aký nástroj používate?takmer všetky nástroje budú poskytovať nejaký mechanizmus pre stanovenie nastaviť porušenia.nájdete v manuáli.

 
Väčšinou drží nastavenia času porušenie možno ľahko vyriešiť tým, P & R, ak návrh nebude mať toľko problémov.

 
nastavenie porušenie je zvyčajne spôsobený veľkým oneskorením dátové cesty.
dátové cesty oneskorenie sa skladá z kombinačných logických meškania a bez meškania.
Po prvé, prečítajte si sta správy zistiť, ktorý faktor výšky, ktorá robí hlavné meškanie na ceste nastavenia porušenia dát.
po druhé, ak meškanie kombinační logiky je hlavný meškanie, vás
môže piplining na tejto kombinačných logických blok, taktiež môžete vykonať niektoré zmeny v vás VHDL alebo Verilog kódu.
nájsť proces, ktorý bol na túto syntézu kombinačných logických bloku, skúste znížiť vstupné bitovú šírku, alebo sa snažiť vstupného signálu viac súbežne používať () alebo použite prípade nahradiť hlboko vnorené if-elses.

za tretie, ak Hlavným faktorom je bez omeškania, môžete tak urobiť nejaké miesto a cestu ručne do plánik nástrojov.Added po 10 sekundách:nastavenie porušenie je zvyčajne spôsobený dátové cesty oneskorením.
dátová cesta sa skladá z omeškania kombinační logiky a bez meškania.
Po prvé, prečítajte si sta správy zistiť, ktorý faktor výšky, ktorá robí hlavné meškanie na ceste nastavenia porušenia dát.
po druhé, ak kombinačné logika je hlavné meškanie, vás
môže piplining na tomto bloku kombinačných logických, tiež môžete zmeniť si VHDL alebo Verilog kódu.
nájsť proces, ktorý mal syntetizovať tejto kombinačné logiku, skúste znížiť vstupné bitovú šírku, alebo sa snažiť vstupného signálu viac súbežne používať () alebo použite prípade nahradiť hlboko vnorené ak elses.

za tretie, ak Hlavným faktorom je bez omeškania, môžete tak urobiť nejaké miesto a cestu ručne do plánik nástrojov.

 
Dúfam, že ju možno zadať pomocou multicycle ciestshiv_emf Napísal:

Ak nastavenia husia koža v čase porušenia ..
potom u get unknow / vedľajšie / ambigous odpoveď!
....na odstránenie tohto porušenia, nastaviť parametre časovania vstupu circuitary ..

alebo výraz, ktorý sa týkal dobu CLOCK, kombinačné logika, nastavenie času, mať čas a prekrútiť na hodiny.
 
Nastaviť následok porušenie Čas ukáže, že údaje, ktoré sa počas predchádzajúceho cyklu nie je zachytený počas tohto cycle.This oneskorenie bolo spôsobené delay.Data údaje o trase cesty meškanie tvoria kombinačné a Net meškanie.
áno, combi minimalizáciu oneskorenia znížiť porušenia.

Ak je pridaný nárazníky v kombinácii ceste, výsledkom porušovania ľudských práv. Tieto buffery môžu byť nahradené nárazníkmi s vysokú pevnosť disku, čím sa zníži počet bufferov pridanej a teda oneskorenie.
Pokiaľ ide o čisté oneskorenia sa obáva, že je nástroj, s nimi súvisiace a presnejšie ťažby by mali byť použité na analýzu a minimalizovať ho.

 
Fakticky u pozri ur dizajn nie je id setuptime porušenie pravidiel je tam.Vložte disk vysokú pevnosť bufferu v tha cesty, kde u pozri porušenie.
Manmohan

 

Welcome to EDABoard.com

Sponsor

Back
Top