Naliehavú pomoc s VHDL kódy

[Abi88]

Dobrý deň všetkým, som tu nováčik, a ja som v súčasnosti pracuje na úlohe. pre túto úlohu, musím si v 10 bajtov dát zo sériovo RD232 do FPGA vo VHDL kódov a zobrazí sa na 7-segmentov pomocou MAX chip.besides môžu uložené v pamäti SRAM. Nemám vôbec predstavu o tom, ako začať na tohle. Má niekto dostal nápad, ako funguje? Prosím, povedzte mi základný koncept, a tiež vysvetliť, blokové schéma alebo diagram. Ďalšie podrobnosti, ako rýchlosť, frekvencia atď prítok program ... Potrebujem to urýchlene. Ďakujeme!

 

[shraddha]

Ahoj stačí najprv napísať kód pre transmitt dát zo sériového rozhrania ieRS232 a dostať syntetizované s nástrojom syntézy možno XST.for to, mali by ste vedieť, ako funguje RS232. ide o shraddha

 

[Abi88]

je prenos? Myslel som, že by mal napísať kód na prijatie?, Pretože som s data z RS232 ... Vďaka!

 

[nxtech]

Budete musieť napísať VHDL kód pre generovanie dekodér, ako budete potrebovať prečítať RS232 kód a výstup na hodnotu 7 segmentový displej. Pozrite sa, ako pracuje dekodér vo VHDL (existuje mnoho príkladov) v whoevers knihe máte ako odkaz. Uvidíte, že si známej hodnoty prichádzajúce do zariadenia (viete, aké dáta budú dostávať dont) a používajú dekodér pre výstup akékoľvek informácie, ktoré potrebujú. Nižšie je uvedený príklad dekodéru. Ako môžete vidieť dáta prichádzajúce do FIFO obsahuje viac bitov, než dáta, ktoré sú výstupom. To je v poriadku, aby to ak budete dodržiavať správny menovať konvencie. --- FIFO register volič dekodér --- Jedná sa o dátový tok, konštrukcia, ktorá vyberie FIFO zaregistrovať wrptr vybrať EN

 

[gck]

RS232 pre príjemcu musíte napísať kód pomocou štátneho stroja. U budú mať 2 stavy. Prvý štát detekovať štart bit a po tomto druhom štáte, sa bude starať o dáta parity. U vráti späť do prvého štátu, po obdržaní stop bit. pre prenosovú treba počítať u vidieť, čo je ur pracovnej frekvencie.

 

[klug]

Tam bola odpoveď "Engr.Kamran Hameed" Napísal zle v správe systému. Rozumiem, že tu (formát sami). ---------------------------------------------- Posielam UART Verilog kód, ktorý bude hlavná časť ur chcú programovanie a tento kód bude Inshallah pomôže ua veľa dokončení ur otázky modul UART (reset, txclk, ld_tx_data, tx_data, tx_enable, tx_out, tx_empty, rxclk, uld_rx_data, rx_data, rx_enable , rx_in, rx_empty) / / Port vyhlásenie vstup reset, vstupné txclk, vstup ld_tx_data, vstup [07:00] tx_data, vstup tx_enable, výstup tx_out, výstup tx_empty, vstup rxclk, vstup uld_rx_data, výstup [07:00] rx_data; Vstup rx_enable, vstup rx_in, výstup rx_empty / / interné premenné reg [07:00] tx_reg, reg tx_empty, reg tx_over_run, reg [03:00] tx_cnt, reg tx_out, reg [07:00] rx_reg, reg [7: 0] rx_data, reg [03:00] rx_sample_cnt, reg [03:00] rx_cnt, reg rx_frame_err, reg rx_over_run, reg rx_empty, reg rx_d1, reg rx_d2, reg rx_busy / / UART RX Logické Vždy @ (posedge rxclk alebo posedge reset) if (reset) začína rx_reg

 

[Abi88]

Vďaka za pekne u všetkých! oceniť za pomoc ..!!^.^ Teraz som sa snažia v niektorých kódov, ale potýka s niekoľkými problémami pri kompilácii .. nemá žiadne U ochotní mi pomôcť?