Nápoveda PLZ! FPGA hodiny-vytvorenie hodiny od vstupného hodín

[fallingrain_83]

Ahoj všetkým Chcem sa vyzvořit hodiny od vstupu hodiny, ktoré má menej frekvenciu Skúšal som to, ale nie je funkčný modul (CLK, ...) vstup CLK, / / ​​pripojenie k C9 pin Spartan3 XC3S200 reg [00:25 ] count; reg clk2, vždy @ (posedge CLK) začať počítať

 

[FvM]

Ak odstránite druhý vždy blok, dizajn by v podstate fungovať ako 2 ** 26 hodín delič.

 

[fallingrain_83]

ale musím to urobiť s.th v mojom vždy zablokovať, ak môžem odstrániť, že musím Chek clk2 by vtedy a mám chybu s touto syntaxou: lways @ (posedge CLK) začať počítať

 

[FvM]

Aspoň budete musieť odstrániť clk2

 

[yanzixuan]

ale musím to urobiť s.th v mojom vždy zablokovať, ak môžem odstrániť, že musím Chek clk2 by vtedy a mám chybu s touto syntaxou: lways @ (posedge CLK) začať počítať