$ Monitorovací systém úlohou Verilog

[ASIC_intl]

Prečo je $ sledovať vždy písaný v prvej blok?

 

[zjushmily]

Verilog syntax ....

 

[ASIC_intl]

Verilog syntax netvrdí, že $ sledovať vždy v prvý blok. Syntax iba hovorí o $ monitor.

 

[kulkarni_saurabh]

Ahoj ASIC_intl, $ monitor, raz použil, nepretržite monitoruje hodnoty premennej / signály uvedené v zozname parametrov a zobrazí všetky parametre v zozname, ak je hodnota niektorého z premennej / signály zmeny. Pretože tento systém úloha nepretržite monitoruje hodnoty, je potrebné uplatniť len raz, a preto je obvykle uplatniť v prvej blok od prvej blok je použil len raz počas celej dĺžke simulácie. Avšak, to nie je nutné, aby $ monitora vyhlásenie musí byť uplatnená do prvej blok. Môžete spustiť v akékoľvek procesné bloku (ako vždy blok). V skutočnosti môže byť použitá viackrát v spojení s $ a $ monitoron monitoroff vyhlásenie. Dúfam, že to pomôže. S pozdravom, Saurabh

 

[madhavisai]

To slúži na zobrazenie výstupu v textovom formáte na konzolu

 

[ramana459]

Môžeme použiť $ $ sledovať a zobrazovať v Verilog to $ monitore sa zobrazí výstup pri premennej sa mení hodnoty s ohľadom na čas, $ displej je ako printf v jazyku C vyhlásení.