Modelsim výkon

B

buzkiller

Guest
Nazdar,

Za posledné 2 roky som pracoval s Modelsim SE 5.3 na 5.5a.
Všetky tieto verzie mi dal prakticky rovnaký výkon vo VHDL.
Každé veľké nové verzie prisľúbila 2-4 krát zisk vo výkonnosti.
Prečo to vidím ja?Možno je len pre Verilog?Prosím, podeľte sa o svoje skúsenosti.

PS (I testovaná na PII-450 s 256MB RAM)

Buzkiller.
 
HDLSim nástroj, ktorý je lepší (performance),
podobne ako NC-Sim, VCS, Modelsim ...?

Vďaka!

 
V správanie modelu, Modelsim je najlepšie sám.V bráne úroveň, je veľmi veľmi veľmi veľmi pomaly.

Tým spôsobom, aký rozdiel v NS-Verilog a Verilog-XL?

Kto môže povedať mi odpovedať?

 
Nikto sa mi odpovedz!To
je ok!Já odpovím já sám.

Po prieskume, NS-Verilog je zostavený-base Verilog simulátor, Verilog-XL je interpretovať-line.V rýchlosti, NS-Verilog je rýchlejšie (niekoľko poradí) ako Verilog-XL, najmä v bráne úrovni.

Myslím, že v správaní modelu použiť Modelsim alebo NS-Verilog, v bráne model použitia NS-Verilog je najlepšie soluation.

Niekto ďalšie pripomienky?

 
Verilog-XL je príliš pomalá pre návrhárov, aby overil veľkého vzoru.Mám urobiť nejaké porovnaní medzi VCS a pred NS (pomocou 400000 brány design).Tu je môj výsledok:

V RTL simulácia, VCS je najrýchlejší.Jeho simulačné čas je približne o 10% rýchlejší ako NS.

Ale v bráne-úrovni simulácie, VCS je o 20% pomalší ako NS, a občas sa vyskytnú nejaké neodstrániteľné chyby (core dump alebo spôsobiť zlý signál hodnotu 'X' pri simuláciu) a nižšia odolnosť.

Podľa môjho názoru je, myslím,
že NS je lepšia voľba.Modelsim, čo viem, je oveľa pomalší, ako obe VCS a NS, ale poskytuje dobré Verilog a VHDL CO-simulácie.

<img src="images/smiles/icon_smile.gif" alt="Úsmev" border="0" />
 
wow ...Váš návrh je naozaj tak veľký (10M brány alebo transisotrs?)!

1 brána = 1 najmenší 2-input NAND = 2 P 2 N-typu tranzistorov.

Aký postup používate?, 18 Um?

Verzia NS a VCS som použil, sú: LDV3.0/3.1 a VCS5.IN1.SDF a informácie je tiež v priebehu celej-chip-brány úrovni simulácie.I use NS a to nielen pre jeho rýchlosť, ale aj jeho stabilitu.

<img src="images/smiles/icon_smile.gif" alt="Úsmev" border="0" />
 
mm ...Nakoniec som si uvedomiť, že dôvod, prečo môj RTL simulácia je tak pomalé teraz.

<img src="images/smiles/icon_smile.gif" alt="Úsmev" border="0" />Nedávno som použiť PLI stavať modely ADC / DAC / PLL, aby mohol urobiť Verilog zmiešané-režime simulácie.Avšak rýchlosť, sa stáva pomaly.Váš príspevok mi povedať, prečo ...thx, Rozès.Možno, že môžem prejsť späť na VCS vyskúšať moje ďalšie simulácie.

<img src="images/smiles/icon_smile.gif" alt="Úsmev" border="0" />
 
I použitie VCS 6.0.1, I
Nenašli vyplnenie je rýchlejší ako VCS 5.1, možná moje konštrukcia je malý.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top