ModelSim chyby, ale activhdl úspech

[ahmadagha23]

Ahoj, som sa pokúsil zostaviť VHDL kódu (od xilinx.com), ktorý obsahuje nasledujúce riadky: "Ak rst = '1 'alebo std_logic_vector (no_bits_sent) =" 1010 ", potom" tým, modelsim5.6 som získal tieto chybové hlásenie: "Podprogram "=" je nejasný. vhodné definície existujú v balíku "std_logic_1164" a "std_logic_unsigned." ale activhdl5.1 zostavený úspešne. Viete, prečo a aký je rozdiel medzi ModelSim a activhdl v týchto situáciách? ide o

 

[aji_vlsi]

Balíček std_logic_unsigned je neštandardné, a preto túto situáciu. Začnite používať numeric_std miesto, prečítajte si FAQ VHDL na www.vhdl.org / comp.lang.vhdl S pozdravom Ajeetha, CVC www.noveldv.com

 

[ahmadagha23]

ale tento kód je súčasťou Manchester kódu (manchester.zip), ktorá je poskytovaná Xilinx a ja sa stiahli z [url = http://www.xilinx.com] FPGA a CPLD firmy Xilinx riešenie, Inc [/url] . Myslím, že je štandard. ide o