môže mi niekto pomôcť s týmto problémom?

[aglow_pig]

ahoj všetci

1.je čiapky C1, ako je znázornené na upevnenie picture.it 'je pripojený k bráne NMOS M1.now, chcem vedieť, ako môžem získať jej ekvivalent kapacitné na výstupe uzla.
2.Chcem sa dostať simulácia výsledok o fV krivka VCXO.how môžem získať?

thx
Ospravedlňujeme sa, ale musíte prihlásiť do zobrazenie túto prílohu

 

[aglow_pig]

NMOS a je spracovaný v oblasti nasýtenia.

môže mi niekto povedať, ako to urobiť s týmto problémom?

 

[eng_Semi]

do ur prvú otázku:
u možno predpokladať, že na nízkych frekvenciách, kanalizácie brána parazitné kapacitné bude otvorený okruh, takže u nebude vidieť C1 na výstupe.

, Ale na vyšších frekvenciách, vypúšťací brány kapacitné bude skratu, tak u uvidia C1 na výstupe.

Medzitým sa u nájsť kombináciu medzi C1 a brány kapacitné kanalizácieZnie 1 minúta:moje assupmtion je založený na C1 <CGD

 

[aglow_pig]

v obvode, C1> Cgd.but aj napriek tomu chcete dostať presne zodpovedajúce capicitance na výstupe C1.
teraz na vyššie frekvencie, ako ste uviedol (napríklad: 10MHz), nemá ešte C1 skrat, keď C1> CGD?
Myslím, že môže trvať NMOS ako sieť okolo cap-res na Vypočíta ekvivalent cap.but Som zmätený, či som sa vccs a GDS do úvahy.

thx for ur help!

 

[montage3000]

Nakoniec je to séria ČGS a c1

 

[aglow_pig]

thx vás, montáž a eng_semi.
Som začiatočník v anlog ic design.i ešte trochu zmätená o tomto probléme.

vccs a GDS sú sériu s C1 a Cgs.so je obvod je malý signál diagramu nižšie v poriadku? Ak dostanem 3 rovnice z uzla A, B, C pomocou KCL a skúste ho vyriešiť, zistil som, že je veľmi ťažké získať výstupný odpor VO / IO.can mi dať nejaké radí, aby sa to vyriešiť?

thx a lot!
Ospravedlňujeme sa, ale musíte prihlásiť do zobrazenie túto prílohu