môže ktokoľvek, daj mi trochu pomáha?

[skycanny]

V súčasnej dobe chcem realizovať chyba corrcet kódovania do FPGA.Naučil som sa vrilog HDL niekoľko dní a možno ju použiť na opis spoločnej číslicových obvodov.Medzitým som reqiued používať Xilinx zariadenia.Som schopný navrhovať jednoduché číslicových obvodov podľa Verilog a použitie ISE a stiahnuť si ho na demo board.Avšak, já nevím, čo urobiť ďalší krok.Becase Som nový Európskej obrannej agentúre, a to najmä všetkým, ktorí Xinlix.if chyba správnym kódovaním skúsenosti, prosím, pomôžte me.Tell mi, čo mám urobiť ďalší krok a to, čo by som mal venovať pozornosť.

Ide!

 

[nand_gates]

Xilinx, ktoré ur pomocou eval rady?
1.Napísať Verilog kódu modulu ECC.
2.Napísať Verilog testbench modul pre ECC.
3.Do simulácie a opraviť prípadné chyby v ur kódom ECC.
4.Syntesize a generovať bitové súbor pre ur modul
5.Stiahnite si ju na FPGA.
6.Li ur ECC modul je čisto kombinačné potom môžete použiť
vstup sa prepne na vstup do ur modul na palube a FPGA
použitie LED na palube FPGA zobrazíte ur výsledku.

7.Li ur ECC kód nie je kombinatorických Môžete napísať synthesizable
testbench a syntetizovať je s modulom.V tomto prípade môžete použiť
LED diódy na palube FPGA uviesť test prešiel alebo zlyhanie!

Hope this helps

 

[skycanny]

Ahoj, nand_gates, děkuji za vaše odpovede.A ja zisťujem, že vaša odpoveď mi môže dať veľa návodov.Hodlám vyskúšať, ako kroky ste ukázal na mňa a keď mám problémy na pokračovanie je v blízkej budúcnosti, dúfam, že získať podporu a pomoc od vás.

Hľadal som na webové stránky a fóra týkajúce sa chyby správnym kódovaním na internete, ale nepodarilo sa.Mohol by niekto vedel, tento druh webových stránok a fór ukážte mi nejaké odkazy, aby mi pomohol!Thank you in advance!
Šťastný nový rok všetkým!

 

[hamadeh]

Môžete si nájsť nejaký voľný ESC v základnej opencores: http://www.opencores.org.uk/browse.cgi/filter/category_ecc
Vyskúšajte to možno vám to pomôže ...

 

[futbal]

čo by ste mali urobiť, je len overenie návrhu

 

[bibo1978]

Nand_gates mal summerized všetko ale chýbal dôležitý detail, ktorý má simulovať váš návrh poštou miesto a trasa model, ktorý je vygenerovaný s nástrojmi ISE sa súborom oneskorením Standard "SDF", ktorý vzniká s ňou, tak môžeš byť VIAC uistite, že váš návrh mal byť syntetizovať a môžu pracovať s frekvenciou si rady, potom sa môže začať u hardvéru ladenie procesu, ktorý môže byť vykonané rôznymi spôsobmi, Nand_gates mal descriped jednoduché riešenie pre to,

to je všetko, priatelia

 

[skycanny]

Po prvé děkuji, všetci chlapci!

Vlastne som si len všeobecné vedomosti abour ecc, takže potrebujem nejaký fór a webových stránok diskutovať ecc v detaile.Verím, že to bude mi veľkú pomoc!

Keď som študoval kroky danej nand_gates, nie som schopný opísať všetky ECC modul Verilog.Naozaj, musím lepšie porozumieť o ecc.

Tak mi prosím ukázať niektoré odkazy, ktoré sa zaoberajú ecc teórie v detaile.Budem vám veľmi oceňujem!

 

[tongson]

Môžete sa pokúsiť urobiť skutočný projekt na borad EV.

Alebo si môžete prečítať poznámky k aplikácii Xilinx webových stránkach.

 

[bibo1978]

sa musíte rozhodnúť, čo je prvý typ ECC chcete, konvoluce alebo blok kódu, potom algoritmus, ako Viterbiho algoritmus potom choďte do toho a začať vykonávať navrhovanie, či máte dostatok skúsenosti s Verilog

to je všetko, priatelia