Má nastavenie doby flip flop zmeny v ASIC design?

[vlsitechnology]

Má nastavenie doby flip flop zmeny? keď robíme každý projekt v ASIC myslím na zasadnutí (prects, postcts, postroute a tak ďalej) to zmení odpovedzte mi Bye

 

[Amruth]

Dobrý deň, áno, to môže zmeniť, pretože sa líši vtip zabil a zaťaženie dúfam, že itll pomôcť u

 

[vlsitechnology]

Ale nikdy sa stane, myslím, že BCZ thsose hodnoty sú už definované v. Lib nie? Takže ako to zmeniť?

 

[lakshman.ar]

Ahoj every1 Tsu z FF doesnt sa líšia, či to u pre-usporiadanie, alebo post-layout, alebo .... B4 alebo po CTS! Ale len čas od FF sa líši, pretože tam sú 1) oneskorenie buniek 2) oneskorenie prepojenie hwever iba meškanie spôsobené v dôsledku prepojenia sa líši B4 a po výplate! cos v pre-usporiadanie vodiče dĺžky sa odhadujú s využitím WLM a post-layout RC parasitics hodnoty sú použité ... Časová analýza sa líši od tejto doby!

 

[sesl33]

[Quote = vlsitechnology], ale nikdy sa stane, myslím, že BCZ thsose hodnoty sú už definované v. Lib nie? Ako to zmeniť? [/Quote] Po dokončení po trase, môžete tak urobiť back-anotácie. To bude klásť na oneskorenie drôt záťaže a pod, a preto si môžete skontrolovať nastavenia / hold čas.