Má delenie hodín pomocou sekvenčnej logiky je povolené?

[khaila]

Predpokladaný sme CLK. Blok treba CLK / 2. Za účelom vytvorenia CLK / 2 som D-ff, že jeho vstup je poháňaný jeho Qn. Môžem použiť tento CLK / 2 v mojej design? tak budem mať dve hodiny domény! Má delenie hodín pomocou sekvenčnej logiky je povolené v ASIC design?

 

[rameshsuthapalli]

Dobrý deň, je povolený rozdeliť logiku sequencial bloku. ide, ramesh.s

 

[quan228228]

Môžeme použiť kombinačné logické a sekvenčné logické v clocl delič. V RTL dizajn, funkčnosť obavy. V usporiadaní a CTS (hodiny strom syntéza), my sa týkajú načasovanie hodín siete. quan228228

 

[dft_guy]

Rozhodne môžete použiť CLK / 2 v obvode, ale buďte opatrní pri režime DFT. S vašou hodiny deliče teraz zdrojov hodiny bude vaša prepadne, bude ATPG nástroje nevie riadiť je. Takže musíte obísť tento delič v režime snímania. John [url = www.dftdigest.com] DFT Digest [/url]

 

[barkha]

Áno, môžete použiť CLK / 2 hodiny. Ale iInternally vytvorené hodiny vedú k testovateľnosti problémy, pretože logika riadená vytvorené hodiny nemôžu byť súčasťou reťazca skenovania. Písanie časové obmedzenie pre generované hodiny sa stáva ťažšie tiež. Riešenie: Pridajte do skúšobných obvodov, aby sa vyhla vytvoreného hodín. Napríklad, ak máte delenie-2 hodiny, pridať MUX vybrať hlavné vstupné hodiny na jedno vytvorené pre test. MUX Ak Linka by mala byť riadená testovací režim signálu z primárneho vstupu.

 

[shiv_emf]

čo je potrebné ČLK / 2?

 

[xinsu]

Môžete nastaviť dva režim robiť časovanie analaysis v STA