LVDS dotazu .....

[objavova]

HI all

Tu Gaurav, im navrhovaní LVDS Tx & Rx okruhu v 180N technológií, 180N minimálna dĺžka pre I / O 3,3 MOS je uvedený ako 0.36.ale niekto povedal mi, že u 2 nemôže dostať lepšie zladenie s minimálnu dĺžku, tak im existujúce pre 0.72 je dĺžka, môj problém je, že má spoločný režim & diferenciálny výstup LVDS nejaké kmitania, ako je znázornené na obrázku 1 má.
tu som tiež pomocou prenosové vedenie model s kapacitou pre 1.7pf & indukčnosť 5NH počas prelayout simulácie, i am using ukončuje odpor 100 ohmov na oboch koncových (TX & RX strane)

Prosím, pomôžte mi,

1) Ako môžem obmedziť oscilácie na výstupe priebeh
2) môžem získať tiež primerané, keď som sa navrhnúť 0.36 minimálna dĺžka pre I / O
3) čo viac test budem musieť urobiť, aby sa mi potvrdil môj návrh, či je správne pracovať, alebo nie?
4) ako ja prelayout simulácia, koľko parasitics kapacitné aj bude klásť na jednotlivé uzly, takže môj prelayout & postlayout simulácia dostať takmer zápas (časť tela mi dať 1ff stropu pri každom uzle počas prelayout simulácie)

na vás čaká pomoc

Thanks & Regards
Gaurav
Ospravedlňujeme sa, ale musíte prihlásiť do zobrazenie túto prílohu

 

[Ravi dixit]

môžu byť odrazy v dôsledku nesprávne ukončenie

 

[ericzhang]

Ako sa asi na priebeh VFB?Vyzerá to, že spoločnej analýze osillation.An AC musí byť vykonaná kontrola stability VMFB?

Ďalšou dôležitou otázkou:
Spec žiada vodičov DC výstupná impedancia:
Minimálna Typical Maximum
40ohm 90ohm 140ohm
Vaša schéma bez nearend 100ohm ukončenia nemôže merať špec.

BR

eric
12/14

 

[jonashat]

objavovať Napísal:

1) Ako môžem obmedziť oscilácie na výstupe priebeh

 

[malikmunish]

musíte skontrolovať stabilitu slučke

MM

 

[objavova]

jo priatelia thnks for ur reply, môže mi niekto povedať, ako si môžem overiť pre stabilitu VMFB?(Ako sa môžem pripojiť k striedavého zdroje spätnej väzby pre simuláciu AC)
Tiež možno použiť aj 0.36 minimálna dĺžka pre I / O??

Ja robím prelayout simulácie, koľko parasitics kapacitné aj bude klásť na každom uzle, takže môj prelayout & postlayout simulácia dostať takmer zápas?(Časť tela mi dať 1ff stropu u každého uzla v priebehu prelayout simulácie)

 

[PHO]

jednoduchý - otvorenej slučky - dať zdrojmi striedavého (nezabudnite offset dc) vstup diffpair spoločného systému spätnej väzby zosilňovača a meranie striedavého zosilnenie a fázu v mieste medzi oboma spoločný režim feddback "delenie" odpory.

mali by ste mať určité fázy 60 ° rezervy - tak, aby chyba dosť malý na to 40 dB by mal byť pokojný pekné ...

 

[paladinzlp]

Potrebujete skontrolovať common-režim slučky stabilitu.

 

[PHO]

niektoré poznámky - 40-140 ohmov sú single ended ukončenie hodnôt v zastarané IEEE-spec - rovnako by som veľmi rád, aby pochopili, ako vykonávať tieto jedno-ukončenie skončil v current.mode vodiča?

Riešením by bolo rýchlo (!!!) VMFB-okruh, ktorý možno odstrániť common-režime narušenia, ktoré môžu byť generované napríklad pri odpore zdroj stranu bežných zdrojov nie sú dobre zodpovedá ...
Ale to bude VMFB docela sila-hladný - nie?- Alebo som niečo chýba?

Mimochodom - videl som aj konštrukcie, ktoré stačí použiť replike-okruh pre biaisng PMOS a NMOS-current-zdroje - Nevidím žiadnu šancu, že tieto návrhy budú niekedy s IEEE-1596 špecifikácie - ale sú predávané ako TIA 644A ako vyhovujúce pokiaľ viem - alebo, ako možno implementovať 4 do 5 ma-LVDS-vodič, ktorý má VMFB-obvod, ktorý má 3dB/gbw niekoľkých 100 MHz s cieľom odstrániť common-režim signálu na strane zdroja?(vysvetlite mi to - prosím!)