LDO quesiton, môže mi niekto vysvetliť?

D

devop

Guest
Čítal som knihu o LDO, ale nemôžem pochopiť, ako delta V2 príde forma, môže niekto vysvetliť jasnejšie? Díky moc!
 
ak u platí aktuálny stupni zaťaženia (tj Iload = 0> Iload_max) a modelovanie LDO s thevinin EQU. Bude sa jednať o zdroj napätia s odporom radu výstup, takže pokles napätia bude Iload * Rout
 
Delta V2 je diferenciálnej dvojice offset a spätnej väzby pomere. diferenčný pár offset základňu na zosilnenie. Slučkový zisk je závislý na výstupný prúd. Čím vyššia je výstupný prúd menší zosilnenie, takže offset bude väčší tak delta V2 sa väčší.
 
to je záťažová regulácia chyba, ktorá je generovaná z konečnej zosilnenia uzavretej slučky vlastnosti, ako je operačný zosilňovač nastaviť v uzavretej slučke, "+" a "-" terminál error = VI / (1 + slučkový zisk). a pretože pri veľkom zaťažení v LDO, ro je menšia než na ľahkú váhu nákladu, takže zosilnenie v ťažkom zaťažení je menšia než na ľahkú váhu nákladu, takže chyba je väčšia.
 
Btrend má pravdu Ako môžete vidieť, keď platí, že vysoko aktuálne krok od 0 do Imax, tam je prechodný a napätie nastavená na nižšiu hodnotu delta V2. Dôvodom je, že keď sa spýta, okruh pre vysoký prúd, výstupná impedancia menšie sa držať rovnaké napätie, ale vzhľadom k šírke pásma, rýchlosť prebehu a parazitárne problémy, je stabilizovať na napätie inej ako prvej. To je ako regulátor PD, budete mať ustálený stav chyby. To isté platí pre Imax na 0 aktuálny krok, ale v opačnom smere. Môžete dokázať, že použije nízky rast / pokles prúdu krok k výstupu LDO. Delta V2 bude nižšia, pretože okruh má dostatočnú šírku pásma a rýchlosť prebehu ako odpoveď na aktuálnu prechodné pomalé. Hroty tiež sa zníži. Tak, konečne, že kresba nahráte je najhoršie prechodové odozvy tohto LDO.
 
Ako sa o interné resgulator vnútri čipov IC? IC má mnoho viac v moc, ale nemožno použiť Large Cap .. v použití CMOS procese OPA + PMOS spôsobí nestabilný systém ..
 

Welcome to EDABoard.com

Sponsor

Back
Top