LDO kondenzátor problém

D

devop

Guest
Obrázok ilustruje faktory, ktoré určujú stabilitu LDO, ale neviem, kde sa centrálne banky v reálnom čip, pretože som si väčšina z spec LDO, a je tam len jeden kondenzátor pripojiť Vout.Or CB vložený do čip sám? A prečo by sme sa týkajú kondenzátor zaťaženie? a ako môžeme určiť veľkosť C0?? vďaka
 
V mojom pohľade by mala byť štruktúra LDO je rovnaký ako na obrázku. Výstup má len jeden veľký kondenzátor Cb, a to Cb kondenzátora rovná rad kondenzátora a ESR. Vplyv centrálnej banky je vytvárať nulu a zvýšiť bezpečnosť vo fáze slučky, a tak stabilizovať celú slučku.
 
Kondenzátor Čo sa používa na zníženie nízkofrekvenčné zvlnenie. a kondenzátor Cb sa používa, aby sa vyhla vysokofrekvenčný hluk.
 
[Quote = safwatonline] On-Chip oddelenia SPP [/quote] Myslím, že áno. ale papier povedal, že bude prvý nodominant pole 1 / 2 * pi * * Resr Cb, ako by to mohlo byť, ESR je tak malá?
 
Pokiaľ ide o prvý non dominantné tyč, potom sa nazýva blokovací kondenzátor a to je používané ako mimo čip oddelení s veľmi nízkym ESR a rozsah hodnôt okolo 0.1uF (keramika), takže aj v prípade, že ESR je obvykle malý, CB je ešte veľké. Poznámka: Táto čiapka sa používa pre napájanie vysoké frekvencie. prúd
 
CB je obvykle omnoho menšia než Čo tyč 1 / 2 * pi * * Cb Resr sa vzťahuje na situácie, vysoké frekvencie, kde spolupráca je prakticky skrat, takže Resr o Čo sa súbežne s centrálnej banke, a stane sa ďalšie pole čo po V skutočnosti existujú tri tyče / nuly v play: Po = 1 / 2 * pi * ro * Čo (kde ro je výstupný odpor v paralelne Co). ZO = 1 / 2 * pi * * Čo Resr (pozor, tento je nula) PB = 1 / 2 * pi * * Resr Cb (je to pole, to sa stane, keď frekvencia je vysoká a Čo sa stane skratovacia cesty) normálne v LDO , po <ZO <pb, bez ohľadu na svoje kompenzácie interné alebo externé.
 

Welcome to EDABoard.com

Sponsor

Back
Top