Latch v rozložení IC

V

vijay.kumarreddy

Guest
Nájdete niekoľko užitočných docmunts na CMOS západky UP v rozvrhu

Vijay

 
U majú doc CMOS západky sa ... takže čo je u žiadostí o skutočne?

V rozloženie zvyčajne, ak návrh pravidiel je dodržiavaný, a n-i nie je plávajúce potom si myslím, že by sme mali zabrániť západky do

 
Nemám pochybnosti o tom, v latchup.I 'si niektoré užitočné doc ABT latchup.

pozdravy

Vijay

 
Pozrite sa na tento OČNÁ DO ....
Ospravedlňujeme sa, ale musíte prihlásiť do zobrazenie túto prílohu

 
V zvyčajne, návrh pravidiel činnosti, západky sa vylučuje.

 
aby sa zabránilo latchup v čipe,

v prípade, že zdroj / vypúšťací tranzistora je pripojený blok uistite sa, že je to poklepaním na tienené a tiež zabezpečiť, aby v blízkosti tranzistory tiež dobre strážené

 

Welcome to EDABoard.com

Sponsor

Back
Top