Ktorý nástroj je možné overiť funkčné ekvivalencie, ak vzhľadom k tomu, dva rôzne súbory netlist?

[ipelagic]

Vážení, som nováčik k designu ic. Moja otázka je, že ak by som bol vybavený dvoma návrhmi. (Všetko napísané v VerilogHDL) Existuje nejaký nástroj, podporuje Synopsys alebo kadenciu, že mi môže pomôcť na overenie rovnocennosti týchto dvoch návrhov? Jeden návrh je v súbore v. A druhá je rozdelená do niekoľkých submodul písm. V. súbory) spolu s horného modulu ods _top.v). Myslím, že by mal existovať nástroj, ktorý mi pomohol overenie rovnocennosti ak existuje IN / OUT PIN mapovanie. Vďaka vopred

 

[dll_fpga]

ekvivalencie kontrola môže byť vykonané s prehľadom a od formálnosti verplex z kadenciu

Vážení, som nováčik k designu ic. Moja otázka je, že ak by som bol vybavený dvoma návrhmi. (Všetko napísané v VerilogHDL) Existuje nejaký nástroj, podporuje Synopsys alebo kadenciu, že mi môže pomôcť na overenie rovnocennosti týchto dvoch návrhov? Jeden návrh je v súbore v. A druhá je rozdelená do niekoľkých submodul písm. V. súbory) spolu s horného modulu ods _top.v). Myslím, že by mal existovať nástroj, ktorý mi pomohol overenie rovnocennosti ak existuje IN / OUT PIN mapovanie. Vďaka vopred