Konkretizácia - VHDL

[kumar_eee]

Mám Halfadder modulu ...Chcem, aby sa vretenica Plný pomocou modulu Halfadder ...Ako implemnt vo VHDL ?....

 

[Renjith]

hi,
za použitia 2 halfadders u možno implementovať fulladder.
pripojiť 2 vstupy na prvú halfadder a pripojte 3. vstup a "SUM" výstup z prvých halfadder na druhú halfadder."SUM" Výsledok 2. halfadder bude fulladder "Súčet" výstup.Použite OR gate dostať "carry" mimo signál.Pripojte "carry" z prvej a druhej halfadders na to, alebo bráne dostať výbavu Full "carry" von.

 

[barkha]

Použitie polovice vretenica ako súčasť plné výbavu

Prvé design polovice vretenica.Pomocou 2 polovice vretenica a jedným alebo brána prevedení
plnú výbavu.
========= Half vretenica =========================
KNIŽNICA IEEE;
USE ieee.std_logic_1164.all;

ENTITY half_adder IS
PORT (A, B: IN std_logic;
Stručne povedané, Súd: OUT std_logic);
END half_adder;

ARCHITEKTÚRA myadd OF half_adder IS
BEGIN
Súčet <= XOR B;
Súdny <= a B;
END myadd;
====================================

============= Plný vretenica =========================
KNIŽNICA IEEE;
USE ieee.std_logic_1164.all;

ENTITY full_adder IS
PORT (A1, B1, Cin1: IN std_logic;
Suma, CO1: OUT std_logic);
END full_adder;

ARCHITEKTÚRA myfulladd OF full_adder IS
signál sum1, Cout1, Cout2: std_logic;
Zložka half_adder
port (A, B: v std_logic;
Stručne povedané, Súd: mimo std_logic);
konca zložky;

BEGIN
H1: half_adder port máp (A1, Cin1, sum1, Cout1);
H2: half_adder port máp (sum1, B1, suma, Cout2);
CO1 <= Cout1 alebo Cout2;
END myfulladd;
================================================== ====

 

[ikru26]

subjektu FULL_ADDER je

port (

A_IN, B_IN, C_IN: v BIT;

SUM, C_OUT: mimo BIT);

koniec FULL_ADDER;Architektúra ŠTRUKTÚRA FULL_ADDER je

- Komponent vyhlásenie

zložka XOR_2

port (

A, B: v BIT;

Z: z BIT);

konca zložky;

zložka AND_2

port (

A, B: v BIT;

Z: z BIT);

konca zložky;

zložka OR_2

port (

A, B: v BIT;

Z: z BIT);

konca zložky;

- Konfigurácia špecifikácie

pre všetkých: XOR_2 použitie subjekt WORK.XOR_2 (algoritmus);

pre všetkých: AND_2 použitie subjekt WORK.AND_2 (algoritmus);

pre O1: OR_2 použitie subjekt WORK.OR_2 (algoritmus);

- Signál vyhlásenie

signálu S1, S2, S3: BIT;začať

- Komponent konkretizácia pomocou pomenovaných združenia

X1: XOR_2 port máp (A => A_IN, B => B_IN, Z => S1);

X2: XOR_2 port máp (A => S1, B => C_IN, Z => SUM);

A1: AND_2 port máp (A => S1, B => C_IN, Z => S2);

A2: AND_2 port máp (A => A_IN, B => B_IN, Z => S3);

O1: OR_2 port máp (A => S2, B => S3, Z => C_OUT);