Kódovanie rozhranie SRAM v Verilog

[neerajgoyal]

Pracujem na projekte, ktorý zahŕňa ukladanie dát do pamäte SRAM (Cypress semiconsuctors) a čítať dáta z FIFO pamäte SRAM na. Nie som schopný zapisovať dáta na SRAM pomocou danej špecifikácie Verilog. má niekto stál tento problém skôr. Prosím, veď ma. Jeho naliehavé.

 

[funster]

si môžete prezrieť SRAM rozhranie signál Debussy, ak ste vytvorili. fsdb súboru. tam musí byť nejaký zlý priebeh a sledovať stopu nájsť príčinu. S pozdravom [quote = neerajgoyal] pracujem na projekte, ktorý sa týka ukladania dát do pamäte SRAM (Cypress semiconsuctors) a čítať dáta z FIFO pamäte SRAM na. Nie som schopný zapisovať dáta na SRAM pomocou danej špecifikácie Verilog. má niekto stál tento problém skôr. Prosím, veď ma. Jeho naliehavé. [/Quote]

 

[echo47]

Kde sa stala chyba pri pokuse o zápis do RAM? Používate HDL ako sú Verilog alebo VHDL? Aký typ FPGA / CPLD používate? Aký typ SRAM? Ak používate Xilinx, majú niekoľko poznámok SRAM rozhranie aplikácie: http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1209898

 

[neerajgoyal]

SRAM je cypriš polovodičové 32 bit RAM FPGA Xilinx Spartan -3 Ja používam Verilog Problém je, že čítam image FRM kameru a zápisu do FPGA, takže píšem MFŠ, takže čakanie na platný pixel, a potom písať platné pixelov SRAM, ale pretože kamera monochromatický výstup 8 bitov a SRAM je 32 bitov, takže v MFŠ som pomocou prepážky, ktorá čaká na 4 cykloch a v 4. cykle som zvyšovanie adresu SRAM o 1. Ja som pred problémom zámkov tejto adresy a proti, pretože nie som schopný definovať predvolenú hodnotu týchto a tiež nemôžem priradiť hodnotu týchto premenných v jednotlivých if a case. Myslím, že to je, ktorá spôsobuje hlavný problém pre mňa. Prosím, pomôžte mi s tým. BTW, ako vytvoriť. Fsdb súbor ako je uvedené vami.

 

[echo47]

Spomenuli ste sa o "zámky". Ak váš syntéza nástroj, varuje, že závory sú vytvorené, a vy ste sa očakávať, že sa závory, potom váš kód pravdepodobne chyba. Mohlo by to súvisieť s východiskovej / if / prípade problémov. Ak máte nám môže ukázať kódu, možno niekto môže pomôcť pri ladení to. Ak je to dlhá, môžete si ZIP a pripojte ho k správe. Cypress robí rôzne typy 32-bit SRAM. Ktorý z nich používate? Používate komerčné rada, ako Xilinx / Digilent Spartan-3 Starter Kit? Ste syntézy s Xilinx ISE, alebo niečo iné?

 

[neerajgoyal]

Jo, ja som s použitím vývoj rada Spartan3 a ja som pomocou Xilinx ISE mám pripojený súbor s týmto. PLZ pozrieť. V tomto súbore som ešte dostať na zámok counter2. iv prípade, že u nájsť chybu s týmto prosím, odpovedzte mi čo najskôr. dík

 

[echo47]

Nemám ešte úplne posúdiť svoj kód, ale vidím pár jednoduchých problémov. Vždy @ (CSTA) ... by mal byť ... Vždy @ (posedge clockmain), ktorý má odstrániť zámky, ale aj zmena správania. Nasledujúci kód sa zdá podozrivé. Píše do "boja" v rovnakom čase ako štátne zariadenia. Možno, že ste pridali to, zatiaľ čo sa snaží vymiesť západky.

 if (proti == 1) proti