jednostranne navrhovať diferenciálnej prevodník

[slchen]

Vážení: Ja robím DLL dizajn. My oneskorovacie linky je diferenciálnej typ, a akokoľvek vstup hodiny DLL je jednou skončil. Tak som napríklad raz skončil na diferenciálnu prevodník. Používam dva prístroje kaskádovito vytvárať vo fáze hodiny (CK) a použitie striedača a prenos bránou kaskádovito tvoriť mimo fázy hodín (CKB), ako je znázornené na obr atatched. Ale dva výstupné signály (CK a CKB) majú skewso, že meškanie linky nemôže pracovať správne. Môžete mi dať nejaké pripomienky k S-k-D design? Alebo ako tento problém vyriešiť? Díky moc. slchen Ďalšia otázka! My DLL štruktúra je regulovaná, VDD typu, ako je papier S. Sidiropoulos (Symp. VLSI obvodov, 2000). Je rozdiel typu VCDL nutné? Alebo používajte iba jednostranne VCDL je dosť? slchen

 

[jfyan]

[Quote = slchen] Vážení: Ja robím DLL dizajn. My oneskorovacie linky je diferenciálnej typ, a akokoľvek vstup hodiny DLL je jednou skončil. Tak som napríklad raz skončil na diferenciálnu prevodník. Používam dva prístroje kaskádovito vytvárať vo fáze hodiny (CK) a použitie striedača a prenos bránou kaskádovito tvoriť mimo fázy hodín (CKB), ako je znázornené na obr atatched. Ale dva výstupné signály (CK a CKB) majú skewso, že meškanie linky nemôže pracovať správne. Môžete mi dať nejaké pripomienky k S-k-D design? Alebo ako tento problém vyriešiť? Díky moc. slchen Ďalšia otázka! My DLL štruktúra je regulovaná, VDD typu, ako je papier S. Sidiropoulos (Symp. VLSI obvodov, 2000). Je rozdiel typu VCDL nutné? Alebo používajte iba jednostranne VCDL je dosť? slchen [/quote] Ahoj slchen, možno by ste mohli pridať ďalšie meniča pred alebo po prechode CMOS-gate, samozrejme tak, aby zodpovedal signálu, jeho náprotivok tiež potrebné. diferenciál typu VCDL má oveľa vyššiu PSRR v porovnaní s jednostranne, ale väčší výkon a zariadenia hluk. jeff