Je to slušný kód Verilog k syntéze

[appu1985]

 modul OUT2 (CLK, j, lrate, w, y, xi, PSW, g, W1), vstupné lrate, vstup [07:00] j, vstup [07:00] y, vstup [07:00] xi, vstup [07:00] W, príkon [07:00] PSW, vstup CLK, vodiče [15:0] d; vodiča [23:0] z; vodiča [23:0] temp; vodiča [23:0 ] temp1, vodiče [15:0] y2, výstup [23:0] g, výstup [23:0] W1, priradenie d = lrate * y; postúpiť z = d * XI; priradiť temp = z + w, priradiť y2 = w [j] * y [j]; priradiť temp1 = PSW + y2, priradiť g = temp1 + PSW, priradiť w1 = teplota - temp1, endmodule

 

[nand_gates]

to nie je slušný verilog kód syntetizovať. Sme nie je jasné, čo sa snažíte realizovať pomocou tohto kódu? Môže byť digitálny filter! Ale to nie je spôsob, ako realizovať digitálny filter Verilog. Multiplikátor operácia vyžaduje obrovské logické a ur využitie 4 multipliters. Niektoré lepšie architektúra je nutné. Aký druh nie. Systém pomocou UR (unsigned int, int, pevný bod, floting bod), je tiež dôležité.

 

[funster]

mali by ste pridať vlastný komentár a použitie menej násobič. kód zámer nie je jasné, a brány počty budú obrovské. Okrem toho by ste mali využiť zmysluplný názov signálu.

z; vodiča [23:0] temp; vodiče [23:0] temp1, vodiče [15:0] y2, výstup [23:0] g, výstup [23:0] W1, priradenie d = lrate * y; postúpiť z = d * XI; priradiť temp = z + w, w priradiť y2 = [j] * y [j]; priradiť temp1 = PSW + y2, priradiť g = temp1 + PSW, priradiť w1 = teplota - temp1, endmodule [/code]

 

[echo47]

Nie tak rýchlo, chlapci! Tento modul syntetizuje veľmi ľahko a malé územie na Spartan-3, napríklad. Avšak súhlasím s tým, že kód vyzerá veľmi podozrivé a pravdepodobne nie je to, čo autor zamýšľal. Napríklad, lrate, w [j], a y [j] je iba jeden bit, a ČLK je nevyužitá. appu1985 - V ďalšej správe si hovorila, že pomocou Xilinx ISE. Aký typ FPGA používate?

 

[appu1985]

Ja používam Vertex 4 a vedľa. Musím použiť multiplikátory na vykonanie tejto logiky. Chcem použiť pevný bod arithmatic pls pomôžte mi v tom. Môže u povedz mi, či môžeme použiť v prípade, konkretizácie inde. tj na kombinačné logiky je inštancie, keď nejaký signál je tam iný keď iný signál tam je. [Size = 2] [color = # 999999] Pridané po 51 sekundách: [/color] [/size] Ak sa chcem prejsť mnohými bit dát, ako môžeme odovzdať ich do modulov

 

[echo47]

Virtex-4 má pekný hardware mienky. Prosím, ujasniť si otázku inštancie. Nie som si istý, či máte na mysli v čase kompilácie rozhodnutí, alebo run-time rozhodnutia. Slovo "inštancie" zvyčajne sa odkazuje na kompiláciu a riadené signálom rozhodnutia odkazujú na run-time. Ste už okolo 8-bit a 24-bit hodnoty cez väčšinu I / O porty. Avšak "lrate" je len jeden-bit, a to sa zdá podozrivé. Ak je w a y Predpokladám, že sa registrovať polí (ako RAM), potom ste definovali správne. Tiež Verilog neumožňuje odovzdávanie registra poľa prostredníctvom modulu port. Nevidel som dobrý návod na pevnú rádovou čiarkou techniky. Možno, že niekto vám môže pomôcť nájsť.

 

[appu1985]

fajn ... Myslím inštancie môže byť v bloku vždy. Predpokladám, že som sa vždy @ (M1) začne prípad (M1) 1: / / Vytvorenie inštancie jedného modulu 2: / / Vytvorenie inštancie iné východiskové modul konci je to v poriadku .... robiť, alebo someother technika by mala beemployed

 

[echo47]

Ak chápem váš dotaz správne, nie, nemôžeš urobiť. "Inštanciu" znamená pridať nejakú logiku Vášho návrhu. Nie je možné použiť run-time signálov, ako je "m1" pridať / odobrať logiku z vášho návrhu. Jednou z alternatív - môžete inštancie oboch modulov, a potom použiť "M1" ku kontrole multiplexery, že prepínanie medzi dvoma súbormi modulu signálov. Inou alternatívou - môžete navrhnúť jeden veľký modul, ktorý môže vykonávať obe operácie, a potom odovzdať "m1" do modulu vyberte požadovanú operáciu. Ak sa "M1" je v dobe kompilácie konštantné a nie je run-time zmeny signálu, potom áno, môžete konkretizovať jeden z dvoch modulov v závislosti na tom neustále. By však syntax byť veľmi odlišné od toho, čo ste napísali. Hľadať "Vytvoriť" v Verilog 2001 príručky.

 

[reyge]

Povedzte nám, čo chcete robiť s modulom a možno by sme mohli dať viac informácií ... o pevný bod aritmetiky, dont mám dobrý návod na to, ale som sa dozvedel, že z tohto miesta a bol to dobrý východiskový bod. ~ http://www.ie.u-ryukyu.ac.jp/ wada/design05/spec_e.html svoj v § 4. o konkretizáciu v bloku vždy, som presvedčený, že nemôžete urobiť .. Čo môžete urobiť, je pre každý prípad, aby modul, ktorý chcete "inštancia" a zakázať všetky ostatné