instnciate VHDL modul do Verilog !!!!!! hierarchie pomoc

J

jastrab

Guest
Hi líška,
Potrebujeme vašu pomoc, aby ASAP instanciate VHDL modul do Verilog
Hierarchie.
Prosím pomôžte, ako na to.
Mám urobiť to isté, ako pravidelný Verilog instanciation ?????
Hawk.

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
hawk Napísal:

Hi líška,

Potrebujeme vašu pomoc, aby ASAP instanciate VHDL modul do Verilog

Hierarchie.

Prosím pomôžte, ako na to.

Mám urobiť to isté, ako pravidelný Verilog instanciation ?????

Hawk.
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
Ako mám napríklad VHDL?
by som mal použiť VHDL syntax instanciation v Verilog zdroj?
alebo by som mal použiť Verilog syntax instanciation z VHDL modulu
v Verilog zdroj???
stále potrebujú pomoc.
pozdravy,
sokol.

 
hawk Napísal:

Ako mám napríklad VHDL?

by som mal použiť VHDL syntax instanciation v Verilog zdroj?

alebo by som mal použiť Verilog syntax instanciation z VHDL modulu

v Verilog zdroj???

stále potrebujú pomoc.

pozdravy,

sokol.
 
hawk Napísal:

To nie je práca.

stále potrebujú pomoc,

Hawk.
 
Nazdar,
Ako mám urobiť v simulácii procesu nie je v synth '?
Používam nc sim.
Ako mám povedať novas / NS čítať to správne?
Pozdravy,
Hawk.

 
Čo si Meen na odkaz design???
v simulácii procesu.
Hawk.

 
hawk Napísal:

Nazdar,

Ako mám urobiť v simulácii procesu nie je v synth '?

Používam nc sim.

Ako mám povedať novas / NS čítať to správne?

Pozdravy,

Hawk.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top