Implementácia syntetizovatelné desatinné Arithmatic v Verilog

[appu1985]

Ako implementovať v desiatkovej arithmatic Verilog, ktorý je syntetizovatelné ..

 

[kishore2k4]

Stačí použiť bežné aritmetické operátory k dispozícii v Verilog. Ak máte záujem o nízku úroveň detailov pozrite sa na knihu s názvom "Verilog HDL syntéza - Praktické Primer". To je vynikajúci zdroj pre syntetizovatelné Verilog. Ako vždy si svoje vlastné testy s jednoduchými postupmi a pozrite sa na syntetizovaný RTL schému na solídne znalosti.

 

[appu1985]

Môže u mi poskytnúť knihu. Robil som to s normálnou operátormi, ale nebolo to syntetizovať

 

[sawaak]

Ahoj, pozrite sa na nasledujúci odkaz pre knihu Vďaka sawaak

 

[funster]

Môžete použiť "+ - *" v kóde Verilog, a používať pri designware syntetizovať dizajn. DC vám pomôžu realizovať. [Quote = appu1985] Ako implementovať v desiatkovej arithmatic Verilog je syntetizovatelné .. [/quote]

 

[echo47]

Ahoj appu1985 v inej správe, ktorú povedal: "desiatkovej" (celé číslo), keď v skutočnosti znamená "skutočný" (floating-point). Ktorý myslíš tu?