Hodiny pamäťových modulov DDR

[lvwx]

Chcem Control 3 DDR pamäťových modulov od FPGA, ale zaujímalo by ma ako je možné sa zaoberám hodín z týchto pamäťových Modules.Connect je spolu s FPGA alebo sa pripojiť jeden po druhom na FPGA? A to je neeed žiadne zápasy proti?

 

[Aoxomox]

pozrite sa na JEDEC štandard pre DDR DIMM. napr http://www.intel.com/technology/memory/pcsdram/spec/ddr_unbuff_dimm_spec_09.pdf Na každý pamäťový modul je pripojený k clockline každý čip. Takže keď má 8 IC na modul musíte riadiť 8 krát Kapacita tohto PIN. Pri pripojení 3 moduly ... je to 24 pinov s 266MHz alebo aj viac. mali by ste myslieť na separatly dodávky modulov. Zodpovedajúce odpory sú nevyhnutné. (V štandarde JEDEC tieto riadky majú 10 ohmov v sérii). Kritickejšie, než je odpor wirelength na clocksignal. všetky vodiče na jeden modul by mal mať takmer rovnakú dĺžku. Pravdepodobne to je dobré predĺžiť potom clockline trochu tak, že všetky ostatné signály sú stabilné, keď pulz na tejto trati dôjde.