hodín Odvodené obmedzenia

[lhsj81]

Zdravím všetkých,

Mohol by mi niekto povedať, čo je štandardný spôsob generovanie odvodených hodiny?

Napríklad som design, ktorý má jeden vstup CLK (4MHz) a potom v niektorých submodul, mám 2 Mhz clk z hlavných hodín a potom v rámci týchto submodul mám 1 MHz hodiny.

Ak nastane takýto prípad, je to tak 3 hodiny samostatné hlavné prístavy na špičkový dizajn?

Snažil som sa nastaviť niektoré prekážky v kompilátora DC, ale nemôžem nastaviť odvodená hodín ako ideálny ovládač.Ak by som chcel používať počas CTS P & R, má 3 oddelené hlavné hodiny porty na špičkový dizajn jediný spôsob, ako?Ak by som chcel P & R celého návrhu skôr ako ich delenie?

Vďaka,
Pozdravy,
Louis

 

[ljxpjpjljx]

Tiež by ste mali zvážiť P & R informácie!

 

[V]

Hi lhsj81:

Nie, nemusíte definovať na úrovni top-3 hodiny.

Zvyčajne vytvoriť odvodené hodiny kŕmenie hodinového signálu do delič (= reťazec FFS).To vytvára priepasť-by-2 a rozdelíme-4, signálov atď hodiny.

Potrebujete len na najvyššej úrovni hodiny vstupe vášho návrhu za to.V SDC použiť "create_clock" definovať tento top-úrovni hodiny.

Za získané hodiny môžete použiť "create_generated_clock" vyjadrenie SDC (pozri http://www.kxcad.net/actel_designer/actel_designer_online_help/design_constraints/create_generated_clock_SDC.htm).
Toto výslovne stanovuje vzťah medzi materskou hodiny a každú generovanou hodiny.

P & R systémy, všetci vedia, ako sa vysporiadať s generované hodiny, a môžete realizovať dizajn bytu.

Dúfam, že to pomôže.

 

[lhsj81]

Thanks heaps,

Dám to skúsiť,<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Veľmi Happy" border="0" />

Vkladá 1 hodina 48 minút:Nazdar,

create_generated_clock funguje krásně .....

Avšak, keď sa snažím obmedzovať external_delay na niektoré vývody, ktoré sa riadia týmto generated_clock, sa zobrazí chybové hovorí, že
-hodiny object_deleted (mimochodom I am using RTL_compiler).

Robím niečo zle?Alebo sa mi nedarí nastaviť externú-meškanie s generované hodiny pre jeho rozšírenie na skutočné hodiny počas časovanie design?

Ak áno, aké by bolo najlepší spôsob, ako nastaviť externé-meškanie na niektoré vývody, ktoré sú poháňané generované hodiny?

Thanks in advance,
Pozdravy,

 

[V]

Hi lhsj81:

Nie som tak oboznámený s RTL překladačů, ale myslím, že vstup / výstup meškania musí odkazovať na úrovni top-hodiny (alebo virtuálne hodiny).

Vidíte, vonkajšie meškanie je požadované, pretože STA časovanie je vždy FF-na-FF.V prípade cesty pripojenie k portu IO, začatie FF chýba pre vstupný port a snímanie FF chýba v prípade výstupného portu.V podstate, návrh obsahuje iba časť FF-na-FF DataPath a zvyšok je off-chip.

Poďme sa pozrieť na výstup (je to podobné vstupný port): signál je vypustený z FF v návrhu a nástroj STA si predstavuje, že je niekde preč zachytenie FF čip.STA vie o časť DataPath oneskorenie, ktoré ide od začiatku FF na výstupný port.Ale to potrebuje vonkajšie obmedzenia meškaní vedieť, ako dlho DataPath oneskorenie je z ouptput prístavu na túto pomyselnú zachytávanie FF off-chip.

Čo vyvoláva otázku: Čo hodinového signálu je hnacou silou tejto 'imaginárny' FF, ktorý je zachytiť signál off-chip?V predvolenom nastavení je rovnaké hodinového signálu, ktorý je hnacou začatia FF (alebo môžete definovať virtuálne hodiny riadiť imaginárny zachytávať FF).

Myslím si, že off-chip zachytenie FF nevidíte vytvorené hodiny signál.Takže si myslím (a nie som 100% istý), že musíte odkaz vonkajšie meškanie špičkovej úrovni hodiny.

 

[lhsj81]

Thanks heaps!

Ja naozaj potreba nejaké potvrdenie, myslím, že sa vytvorí virtuálny hodiny a odkaz výstup FFS na to.

Thanks again!
Pozdravy,