HDL-93 HDL-180 - Ako sa vysporiadať s varovaním

[visualart]

Chýba mi scriptor synthisis Cusb IP jadra Synopsys. Môžete mi pomôcť? Keď spustím DC, sa hlási veľa upozornenie nasledovne: "Potenciálni simulátor, syntéza nesúlad, ak index presiahne veľkosť poľa HDL -93." "Premenné" je čítať v bežnej ...., ale nedochádza pri časovanie ventilov bloku sa začína, tam. HDL-180: "Ako môžem rokovať s varovaním? Tia

 

[jkfoo]

U HDL-93 varovanie, ak ste si istí, že index je nikdy nebude väčšia ako veľkosť poľa vyhlásil, môžete toto varovanie ignorovať. Pokiaľ ide o HDL-180, premenná alebo signál "A" nie je zahrnuté v citlivosti zozname, bude potrebné opraviť toto varovanie. Na konci dňa, nejaký nesúlad byť zajatý prevádzky na úrovni brány simuláciu a formálne overovania.

 

[visualart]

Thx jkfoo. O HDL-93, môžem zabezpečiť a ignorovať. HDL-180, sú chyby, keď píšem tieto: Vždy @ ([0] alebo [1]) začínajú b = koniec Prečo varbile "" Nedá sa zapísať do "[]"?

 

[abner]

Pozrite autobus "a" šírka je. Ak je autobus "A" je od 7 do bit bit 0, Riešenie 1: Je potrebné, aby všetci v "@(...)" bloku. Riešenie 2: Vždy @ ([0] alebo [1 []) začína b [0] = [0], B [1] = [1], koniec Riešenie 3: Vždy @ ([0] alebo [1 []) začať B = {[1], a [0]}, koniec Niektoré z nich nemusia byť 100% správne, ale chcem dať nejaké možné riešenie. - Abner -

 

[joe2moon]

> Vždy @ ([0] alebo [1])> začať> b =,> konci, alebo môže len napísať, (pre [01:00] a b [01:00]) Vždy @ (a) začať b = a, koniec [nástroj vykoná kontrolu dĺžky premenné a a b tak ...]

 

[visualart]

Oh, THX všetky. Môj kód nasledovne: reg [10:00] [03:00] reg [01:00] b, reg [15:0] c;. . . Vždy @ ([0] alebo [1] alebo [2] alebo [3]), reg [01:00] x, x = b začať, u (x). . . default: c = {4'b0, [x]}; endcase, keď som kompiláciu, to ma informácie uvedené informácie (HDL-180). Prečo? Ako môžem zmeniť to? Tia

 

[jkfoo]

Čo takto, vždycky @ ([0] alebo [1] alebo [2] alebo [3], alebo b) ...

 

[visualart]

rovnaké varovanie. HDL-180