Hľadáte nové HDLC jadro IP radiče

[7rots51]

Dobrý deň, potrebujem HDLC radiče IP c0re. Videl som jeden v openc0res.com, ale ja potrebujem nové, je lepšie byť v Verilog. zbohom

 

[cganeshprabhu]

HI, Tu je plná projekt v HDLC. Ale vo VHDL. Pozdravy, GP

 

[etherboy]

www.opencores.org tam sú niektoré veci, o HDLC v ňom

 

[kairimai]

3q Useless príspevok. Varovanie -! Makswell

 

[Black Jack]

[Quote = cganeshprabhu] HI, Tu je plná projekt v HDLC. Ale vo VHDL. S pozdravom, GP [/quote] To `s VERILOG Máte tento projekt vo VHDL?

 

[hoangde]

Hľadám pre neho

 

[calvinhorng]

Zaujímalo by ma, niekto testoval kód spojenie s komerčného HDLC?

 

[shangool]

Ahoj, urobil som to, ale myslím, že by ste mal robiť svoju prácu sami, ak budete platiť za to. Každopádne som zhrnul svoju prácu (Implementácia HDLC transceiveru s FPGA) v papieri. Akonáhle som mohol pripraviť, pošlem ho k vám. Byť úspešný,

 

[vijayanand_ME]

nefunguje správne .. Do poľa Otvoriť žil kódu HDL ... posledné byte je stále opakuje v prenose, ktorý sa pre 7 bitov .. V projekte poštou .. Údaje skúšky, woring pokuty .. Ak aj prenášať 0xFF, 0 xFF, 0x01, 0x00, potom výsledok je 0xFF, 0xFF, 0x00 , 0x00. Niektorý čelí týmto problémom?