Gate lavel simulácia

[vipulsinha]

Hi Guys Vieme, že Whan sme urobili miesto a spôsob vykonania snažíme sa overiť jeho načasovanie tým, Layout POST doinf časové analýzy. Hneď po syntéze Snažíme sa tiež overiť, či návrh je v poriadku tým, že robí GATE LAVEL simulácie. V toku FPGA môže niekto navrhnúť, ako ísť o súbore brány úrovni. To, čo sa po syntézy Edif alebo EDN formáte. Ako získať brány lavel súbor po RTL syntéze, aby sa overila jeho funkčnosť simulácie. a obzvlášť potom, čo miesto a trasa sa dostaneme späť anotovaný súbor pre simuláciu, takže druhý erra je, ako sa modelu SDF (štandardný formát oneskorenia) s tým, aby sa výsledky simulácie pre načasovanie porušenia. Pls špecifikovať pozdravom VIPS

 

[littlebu]

Po syntéze u pridajú Edif súbor ur design, tj nahradiť ur RTL súbor ur dizajn. A u SDF je treba skopírovať súbor do rovnakého adresára. Potom sa u simulácie môže bežať na dynamické kontroly po skenovaní. Predovšetkým platí len pre návrh FPGA. Akákoľvek chyba, dovoľte mi plz know.Thks.

 

[vipulsinha]

Dobrý deň Máte na mysli, že Edif súboru SDF súbor možno simulovať na modelsin ?????

 

[littlebu]

Dobrý deň, VIP Áno, páči Edif sim na ModelSim

 

[go4sandesh_vsn]

lepšie klásť takéto otázky vo fóre FPGA ....