J
jelydonut
Guest
Videl som niekoľko príkladov, ako ho vyriešiť, ak váš pomocou DC ..Nemám DC však, tak je tam možnosť, ako môžem ručne upraviť Verilog odstrániť assign (mám len 4 em) ..alebo aspoň spôsob, ako vyriešiť problém ani v Silicon Ensemble alebo Budovať Gates ..
já som skúsiť nastaviť na TRUE OUTPUT.VERILOG.NO.ASSIGN vo Švédsku, ale to ešte dá priraďuje kdekoľvek ..
vďaka
jelydonut
já som skúsiť nastaviť na TRUE OUTPUT.VERILOG.NO.ASSIGN vo Švédsku, ale to ešte dá priraďuje kdekoľvek ..
vďaka
jelydonut