fázy vyrovnanie v PLL

[coramdeo]

Ahoj všetci. Chcel by som navrhnúť PLL pre násobenie frekvencie. Chcem multiplicated výstup VCO zladiť vstupný signál. Avšak, pretože výstup z VCO množia cez delič, môže výstup VCO nemožno zladiť fázy referenčného signálu. Ako môžem vyriešiť tento problém? ide o

 

[khouly]

Ak PLL štátny zámok, ktorý znamená dve frekvencie "vstupy fáza detektor", pokiaľ nie sú zladiť to závisí od druhu fázového detektora niektoré druhy dávajú nulová chyba, keď majú fázový posun o 90 stupňov 1 / 4 cyklu, v dobe, alebo PLL navrhnutá u mať statické fázy, takže chyba u potrebné zmeniť typ aby to typ II PLL zrušiť statické fázy chyby

 

[yibinhsieh]

Zvyčajne som si fiktívnu oneskorenie vstupu hodín, aby zodpovedali oneskorenie pre delič. Yibin

 

[Wenye]

Existuje jednoduchý spôsob, ako dosiahnuť nulové fáze chybu, ktorá je pre použitie "Zero delami buffer" IC. Je to bežný prístroj k dispozícii na niektorých manufacter ako ICS, Cypress. Ak chcete navrhnúť jeden vaše vlastné, potom sa budete musieť s ohľadom na addtional chyba fázy medzi referenčnou oddeľovací a výstupný delič. Užitočný spôsob, ako vyriešiť tento problém je pridať "oneskorovacie vedenie", aby sa výstupný fázy zápas vstup singal. Veľa šťastia! Wenye