S
sheikh
Guest
Dobrý deň Vážení som písal kód VHDL a potom syntézu ju. Výsledkom syntézy obsahuje jednotku, že to nie je v mojej dátové cesty. (V priloženom obr, medzi ADD / SUB a register, ktorý k nemu pripojený). je to FD (32 bit D_ff), Mohli by ste mi prosím povedať, prečo ISE vyrába tento prístroj po syntéze? a ako môžem zmeniť nasledujúci kód, pridajte / SUB pripojenie k REG_4 priamo? Ide Mostafa [PRIPOJIŤ = CONFIG] 80592 [/attach]
Code:
mux4: mux_2x1_32bit Port máp (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); proces (CLK) začať if (CLK = '1 'a clk'event), potom v prípade add_sub_0 = '0', potom out_Add_sub_1_sig CLK, Rout => C4_sig);