efekt citlivosti zoznamu na hardware vytvorené vo VHDL

[s3034585]

Dobrý deň môže niekto mi povedať, čo je účinok odstránenie signálov z citlivosti zoznamu v kóde VHDL. Nižšie je uvedený kód pre tento text. spočiatku iba signál je uvedený v zozname sensitvity a neskôr aj A a B sú uvedené v zozname citlivosti. Môže niekto mi povedať, rozdiel na výstupe C a hardware vytvorené v oboch prípadoch. Vďaka subjekt proces je Port (A: v std_logic, b: v std_logic C: z std_logic), koniec procesu, architektúra správanie súdu, je začať proces (a) začína-li (a = 1 ab = 0 ") alebo (a = 0 a b = 1), potom C

 

[gnomix]

[Quote = s3034585] Ahoj môže niekto mi povedať, čo je účinok odstránenie signálov z citlivosti zoznamu v kóde VHDL. Nižšie je uvedený kód pre tento text. spočiatku iba signál je uvedený v zozname sensitvity a neskôr aj A a B sú uvedené v zozname citlivosti. Môže niekto mi povedať, rozdiel na výstupe C a hardware vytvorené v oboch prípadoch. Vďaka subjekt proces je Port (A: v std_logic, b: v std_logic C: z std_logic), koniec procesu, architektúra správanie súdu, je začať proces (a) začína-li (a = 1 ab = 0 ") alebo (a = 0 a b = 1), potom C

 

[tut]

Vynechanie žiadny signál v citlivosti zozname výsledkov pri simulácii VHDL / syntézu nezhoda .. V simulácii, zvyknutý na požadovaný co u výsledkov "proces zvyknutý spúšť, keď je akcia o zmeškanom signál ... Ale to všetko (čítať veľké?) Syntéza nástroje ignorovať citlivosť zoznam, takže u'll si požadovaný hardware .. tut ..

 

[eltonjohn]

HI .. VHDL je na vlastné všeobecne paralelne jazyk .. Nie sú žiadne REGISTROVAŤ logiku primitív. IM, aby sa používanie jazyka v "správanie", abstrakcie na úrovni ... To znamená, že ju použiť na určenie správania obvodu v čase, musíme sa "silou", následné vyhlásenie. V logike syntéza je zlatým pravidlom, vykonáva syntézu spoločnosti o tom, ako znamenať "registrované logika". To sa deje s procesom VYHLÁSENIE .. Pravidlo znie takto: proces použitý pre REGISTROVANÉ LOGIC 1) napísať proces, ktorý "nie je" zahŕňa všetky vstupy v citlivosti zozname 2) použiť incompletly uvedené "Ak-elsif" (pozor na elsif tu), znamenať, že jeden alebo viac signálov, musia mať ich hodnoty (toto je kľúč) 3) použiť premenné tak, že majú svoju hodnotu medzi iterácie procesu .. -------------------------------------------------- --------------------------- procesom použitým k LOGIC kombinatorickej 1) Citlivosť Zoznam obsahuje všetky vstupy 2) Zapojenie svoriek písomné vyhlásenie pre proces VÝSTUPY pokrývať všetky možné kombinácie procesu INPUTS

 

[barkha]

=> Citlivosť zoznam je súbor signálov, ktoré tento proces je citlivý. Každá zmena v hodnote signálu v citlivosti zozname spôsobí okamžitý výkon process.If citlivosť zoznam nie je uvedený, človek musí obsahovať vyhlásenie čakať, aby ste sa uistili, že tento proces zastaví. Citlivosť musí obsahovať zoznam všetkých signálov, ktoré sú si v tomto procese. => Syntéza je proces vytvárania obvodu / gate úrovne implementácie od VHDL model "Ako Nezhoda Simulácia Syntéza Ak citlivosť zoznam nie je uvedený v procese ...." Syntéza nástroje často ignorujú citlivosti zoznamu, ale simulačné nástroje nie sú ... Ak sa správnu citlivosť zoznam neuvedené v procese, zabudol signál vedie k rozdielu v správaní simulovaného modelu a syntézou designu