efektívny spôsob testovania VHDL kódu?

[neocool]

Zdravím všetkých,
Mal som dotaz ohledně testovania signálov vo VHDL program.Pomocou portov viazaný na signály vytvorí veľká réžia pri použití mnohých modulov v rámci návrhu, pretože ste na rozhranie im rovnako.
Počul som, že signály opísané v balíku sú viditeľné v simuláciu skúšobnej stolici a môžete rýchlo pridať / odobrať na jednom mieste (v balení), kedykoľvek budete potrebovať niečo vyskúšať.

Nasledujúce nepracuje pre mňa.Signál z balíka nie je na Webpack ISE a Modelsim.
BALENIE:Kód:

Balíček je monitor_signals

signál monitoru: bit;

koniec monitor_signals;