Dotaz na vykonanie PLL v deserializer Ak je dátová zbernica LVDS

[avt]

Videl som, že mnoho spoločností implementovať do svojich deseializer PLL, keď si sa n-bit celej LVDS dátová zbernica s jednou ďalšie hodiny line. Prečo sa používajú hodín priamo zo vstupnej buffer? Myslím skresliť Oceňovacie rozdiely medzi deifferent vstupnej vyrovnávacej pamäte by mala byť obmedzená a PLL sa len zaviesť ďalšie jitter, nie?

 

[kbulusu]

U stačí nejaké vzdelanie na PLL a výstavby siete hodín. Hľadanie IEEE a vaše otázky sú zodpovedané do väčšej hĺbky s príkladmi.

som videl, že mnoho spoločností implementovať do svojich deseializer PLL, keď si sa n-bit celej LVDS dátová zbernica s jednou ďalšie hodiny line. Prečo sa používajú hodín priamo zo vstupnej buffer? Myslím skresliť Oceňovacie rozdiely medzi deifferent vstupnej vyrovnávacej pamäte by mala byť obmedzená a PLL sa len zaviesť ďalšie jitter, alebo snáď nie?

 

[avt]

Hľadať IEEE pre čo?

 

[tosonal.jain]

Ahoj môže mi niekto povedať, ako z miesta, kde môžem získať kód VHDL pre implementin DLLL? Som vo veľkej núdzi, ktorú by som m premýšľam zápas ako môj projekt môže any1 U pomáhajú mi, ako začať s tým? S pozdravom Sonali

 

[sunjimmy]

Ahoj, Ak je vstupný hodiny je rovnaká frekvencia s dátami prenosovú rýchlosť a výchylka rozdiel medzi nimi je dostatočne malý. Môžete použiť hodiny na zámok dáta priamo. Ale v niektorých aplikácií, vstup hodiny frekvencia je oveľa nižšia ako sadzba bit data, budete potrebovať PLL vytvoriť skutočnú prenosovú rýchlosť frekvencie hodín na zámok prichádzajúce dáta. Niekedy viacfázové PLL sa bežne používa pri prevzorkovania techniku deserializer. Máte pravdu. PLL vyvolá ďalšie jitter. Tak obvykle spce bude definovať vibrácie spec pre prichádzajúce dáta. Z toho budete vedieť, vibrácie spec vášho PLL a deserializer. Hop to pomôže

 

[avt]

Ďakujeme Jimmy! takže by tiež saay, že až budem mať autobus LVDS s - povedzme 4 až 8 bit dátová zbernica na 622 Mbit / s a jeden addintional LVDS ČLK, ktorá je 90 stupňov fázovo posunuté smerom dáta (to všetko je nastavený na vysielači strana), potom PLL akéhokoľvek dôvodu bude strata času - a v prípade, že ČLK nie je zavedenou posunul na strane vysielača dll beží na strane receier na LVDS CKL inputcould byť v poriadku dostať 90 stupňov fázovo posunuté hodiny pre aretácia dátových vstupov ...

 

[sunjimmy]

Zjednodušene povedané, áno! Ale musíte vziať do úvahy skosenie medzi dátová zbernica a hodinový signál kvôli TX alebo PCB stopy nerovnováhy účinok.

 

[funster]

V skutočnosti v LVDS, prenosová rýchlosť sa rovná 7x taktovacej frekvencie, a tak musíme použiť PLL násobiť vstupné hodín o 7 pre generovanie vzorky dát hodín. S pozdravom [quote = AVT] Videl som, že mnoho spoločností implementovať do svojich deseializer PLL, keď si sa n-bit celej LVDS dátová zbernica s jednou ďalšie hodiny line. Prečo sa používajú hodín priamo zo vstupnej buffer? Myslím skresliť Oceňovacie rozdiely medzi deifferent vstupnej vyrovnávacej pamäte by mala byť obmedzená a PLL sa len zaviesť ďalšie jitter, alebo snáď nie? [/Quote]