Doba oneskorenia

[Max]

Autor kód

Knižnica IEEE;
Použite ieee.Std_Logic_1164.All;
Jednotka osvetlenie
Port (datain: in std_logic;
dataout: out std_logic
);
Koniec osvetlenie;

Architektúra RTL osvetlenie je
začať
proces (datain)
začať
dataout <= datain;
end process;
koniec RTL;

Výsledkom Simulovať ukazujú, že dataout oneskorí z datain okolo 15 ns.
(Použite MAX Plus | |) Je to spravidla dôsledok FPGA
a
Max Plus | | nejakú možnosť ignorovať toto oneskorenie, pretože ťažko hľadať.

 

[yasser_shoukry]

Samozrejme na FPGA, že bude trvať určitý čas, ale nesmie byť 15ns zakaždým, pretože závisí na FPGA, ktorý používate.

 

[vs21]

Nazdar,

miesto
dataout <= datain;

Ak pri použití,

dataout <= doprava datain;

nevidíte, že oneskorenie pri výstupe.

Pozdravy
vs21

 

[Max]

Čo znamená "doprava" znamená?