Divný chybu v syntéze

[josh_]

Xilinx ISE 6.3i,
cielený Spartan-III 400K brány, Verilog.

Já jsem se snaží syntetizovať malé CPU (mám na mysli naozaj malá - 150 riadkov, alebo tak), ale já
jsem sa stretáva s problémami s jednou konkrétnej časti.Je to miesto, dátový vstup byte (drôt [7:0]) do reg [7:0].Tu je príslušný kód:

Kód:Vstupné tdone;

Vstupné [7:0] datain;reg [7:0] TrReg;

reg cestu / / transfer in progress

/ / ...

Vždy @ (posedge tdone alebo negedge tdone) začína

TrReg = datain;

TRIP = 0;

koniec

 

[jelydonut]

Sa snažíš hodín na oboch okrajoch?spôsobiť nemôžete ...

pretože ste zadali, že je hrana vyvolaná potom musí byť po vzore známeho flop typu ..jelydonut

 

[josh_]

Aha, vďaka za tip.Si mysleli, ze to.

Mimochodem, teď jsem na viac chýb ...
--
ERROR: Xst: 528 - Multi-source v oddelení <cpu> na signál <r <14> <0>>
Zdroje sú:
Výstupný signál FDE instance <r_14_0>
Signal <r <14> <0>> v <cpu> Jednotka je priradený GND
--
(Spousta tých, - jeden pre každý bit v každej registra (16 4-bit registre))

: Povzdych: Syntéza je chúlostivé, ne?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />- Josh

 

[eda_wiz]

Ste priradenie hodnoty do r_14_0 st viac ako jednom mieste ...lepší u post kus kódu, kde u tu chybu

 

[josh_]

Nebol som s použitím "priradiť" kdekoľvek v tomto module.

Neviem, čo je pravda, chyba bola, ale já jsem to prepísal, aby bolo čistejšie a problém odišli.

- Josh