N
nkef
Guest
Aj instanciated násobiteľ sa symbolom "*" v nasledujúcich subjektu
Knižnica IEEE;
použitie IEEE.std_logic_1164.all;
použitie ieee.std_logic_arith.all;
Účtovná jednotka je mult
generické (inst_A_width: integer: = 8;
inst_B_width: integer: = 8
);
port (A: v std_logic_vector (inst_A_width-1 downto 0);
b: v std_logic_vector (inst_B_width-1 downto 0);
p: v std_logic_vector (inst_A_width inst_B_width-1 downto 0));
koniec mult;
Architektúra správanie na mult je
začať
p <= nepodpísané (a) * bez znamienka (b);
koniec správania;
Spracovala som to v Design Compiler, ak všetko ok.
Po tom, keď som spustiť príkaz odkaz, dostanem nasledujúcu chybu.
design_vision-t> odkaz
Prepojenie dizajn 'mult_dw'
Pomocou týchto vzorov a knižnice:
-------------------------------------------------- ------------------------
typická (Knižnica) / usr/eda/libraries/tsmc013/synopsys/typical.db
dw_foundation.sldb (knižnica) / usr / eda / Synopsys / SYN / knižnice / SYN / dw_foundation.sldb
Upozornenie: Nemožno vyriešiť odkaz 'mult_dw_DW02_mult_8_8_0' v 'mult_dw'.(LINK-5)
0
alebo keď sa snažím, aby export do formátu VHDL
design_vision-t> write-hierarchia-formáte VHDL-výstup mult_synthed.vhd
Varovanie: existuje rozpor medzi údajmi Synopsys databázy a výstupný súbor.(VHDL-286)
Varovanie: existuje rozpor medzi údajmi Synopsys databázy a výstupné
...
Vytvoril som jednoduchý dc_setup súbor, aby preskúmala problém:
nastaviť search_path [list / usr/eda/libraries/tsmc013/synopsys \
/ Usr/eda/libraries/tsmc013/symbols/synopsys / usr/eda/libraries/tsmc013/vhdl $ search_path]
nastaviť target_library [list typical.db]
nastaviť link_library [list (*) typical.db]
nastaviť symbol_library [list tsmc13.sdb]
# Designware Knižnice
nastaviť synthetic_library [list dw_foundation.sldb]
nastaviť link_library [konc.a $ $ target_library synthetic_library]
nastaviť search_path [konc.a $ search_path [list \
[Format% s% s $ synopsys_root / DW / sim_ver]]]
nastaviť synlib_wait_for_design_license [list DesignWare]
Designware Knižnice konfiguráciu som to z Designware užívateľskej príručke.
Tiež som si overil, že licencia Designware je povolené.
Som bezradný
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plač alebo veľmi smutný" border="0" />
,
Mnohokrát ďakujem za vašu pomoc.
Knižnica IEEE;
použitie IEEE.std_logic_1164.all;
použitie ieee.std_logic_arith.all;
Účtovná jednotka je mult
generické (inst_A_width: integer: = 8;
inst_B_width: integer: = 8
);
port (A: v std_logic_vector (inst_A_width-1 downto 0);
b: v std_logic_vector (inst_B_width-1 downto 0);
p: v std_logic_vector (inst_A_width inst_B_width-1 downto 0));
koniec mult;
Architektúra správanie na mult je
začať
p <= nepodpísané (a) * bez znamienka (b);
koniec správania;
Spracovala som to v Design Compiler, ak všetko ok.
Po tom, keď som spustiť príkaz odkaz, dostanem nasledujúcu chybu.
design_vision-t> odkaz
Prepojenie dizajn 'mult_dw'
Pomocou týchto vzorov a knižnice:
-------------------------------------------------- ------------------------
typická (Knižnica) / usr/eda/libraries/tsmc013/synopsys/typical.db
dw_foundation.sldb (knižnica) / usr / eda / Synopsys / SYN / knižnice / SYN / dw_foundation.sldb
Upozornenie: Nemožno vyriešiť odkaz 'mult_dw_DW02_mult_8_8_0' v 'mult_dw'.(LINK-5)
0
alebo keď sa snažím, aby export do formátu VHDL
design_vision-t> write-hierarchia-formáte VHDL-výstup mult_synthed.vhd
Varovanie: existuje rozpor medzi údajmi Synopsys databázy a výstupný súbor.(VHDL-286)
Varovanie: existuje rozpor medzi údajmi Synopsys databázy a výstupné
...
Vytvoril som jednoduchý dc_setup súbor, aby preskúmala problém:
nastaviť search_path [list / usr/eda/libraries/tsmc013/synopsys \
/ Usr/eda/libraries/tsmc013/symbols/synopsys / usr/eda/libraries/tsmc013/vhdl $ search_path]
nastaviť target_library [list typical.db]
nastaviť link_library [list (*) typical.db]
nastaviť symbol_library [list tsmc13.sdb]
# Designware Knižnice
nastaviť synthetic_library [list dw_foundation.sldb]
nastaviť link_library [konc.a $ $ target_library synthetic_library]
nastaviť search_path [konc.a $ search_path [list \
[Format% s% s $ synopsys_root / DW / sim_ver]]]
nastaviť synlib_wait_for_design_license [list DesignWare]
Designware Knižnice konfiguráciu som to z Designware užívateľskej príručke.
Tiež som si overil, že licencia Designware je povolené.
Som bezradný
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plač alebo veľmi smutný" border="0" />
,
Mnohokrát ďakujem za vašu pomoc.