"Definovať vyhlásenie syntetizovatelné?

[tarunmakwana]

Je "definovať tvrdenie syntetizovatelné, alebo nie? Ak áno, potom ako sa patrí mojej defines.v súbor v hornej časti modulu?

 

[wkong_zhu]

`Definovať je spracovaný preprocesor HDL. Väčšina prekladač integrovať HDL preprocesor a môžu čítať `definovať priamo. Napríklad, DC podporuje `definovať, ifdef`, `ifndef,` iného, `endif makrá.

 

[echo47]

Predpokladám, že ste na mysli Verilog. Pre vás druhá otázka, môžete použiť include v zdroji Verilog: `patrí" defines.v "Alebo možno, môžete nakonfigurovať Verilog kompilátor zahrnúť všetky v *. súbory v zložke projektu.

 

[tarunmakwana]

Viem, že syntax pre vloženie súboru, ale .... Dovoľte mi to vysvetliť podrobnejšie. K dispozícii je 8 modulov (Verilog súbory) v dizajne. jeden súbor defines.v a obsahujúci premenné definované a sú používané v rôznych súboroch. Takže sa musím zahrnúť do defines.v JST TOP modulu alebo vo všetkých. Súbory v?

 

[kishore2k4]

Musíte zahrnúť do všetkých súborov, ktoré využíva toho. Jej rovnako ako hlavičky súboru C, bude treba ho všade tam, kde je používané.

 

[funster]

`Definovať tvrdenie je zostaviť predbežne spracovať smernice je spracovaná pred syntézou. Môžete priložiť aj svoje defines.v do akejkoľvek polohy modulu, ktorý je pred použitá pozície. [Quote = tarunmakwana] je "definovať tvrdenie syntetizovatelné, alebo nie? Ak áno, potom ako sa patrí mojej defines.v súbor v hornej časti modulu? [/Quote]

 

[tarunmakwana]

[Quote = kishore2k4] Musíte zahrnúť do všetkých súborov, ktoré využíva toho. Jej rovnako ako hlavičky súboru C, bude treba ho všade tam, kde je používané. [/Quote] Keby som obsahujú rovnaký súbor vo viac než jednom module potom dáva opakovaná deklarácia chyba. Takže teraz, čo som urobil, je HV definovať všetky premenné vo všetkých modulov miesto patrí súboru defines.v ... Potrebujem viac možné a vhodné riešenie ....! ! !