DC syntéza chyba pri simulácii systému Verilog modul

[satyakumar]

Ahoj všetkým, Im desiged asynchrónne FIFO v systéme Verilog, a modul uvedený porty pomocou balíčka vyhlásenie napr modul afifo (vstup package_def: struct_def struct_inist, vstupné logické Port1, výstupných logických Port2), a ja sa snažil syntetizovať pomocou DC, ale to dalo zlúčiť Chyba na obale vyhlásenie hovorí unsuported konštrukcie. Nemal som žiadny problém, ale nerobí simulácie, moje pochybnosti sa však DC nebude podporovať tento druh vyhlásenie port. Vďaka všetkým

 

[sumit_techkgp]

To znamená, že účastník nie je dc podporu tohto pojmu. U môžu konzultovať Synopsys týkajúce sa tohto Sumit