CML výstupný buffer

[John Xu]

Naša dizajn má výstupný buffer CML, ako je zosilňovač fáze.V dizajne, za nesúlad s zosilňovače satge a fáze CML a nezistil žiadne problémy na pracovné cykly pre výstup oko diagram-i s výkonom vyrovnať až 200mV.Ale pre kremík testu, zistili sme, pracovné cykly rozkladať na offset výstupe je až 50mV.Prečo tak veľký descrepancy!?

Môže niekto pomôcť to vysvetliť?

 

[suria3]

CML vyrovnávaciu pamäť má zaťaženie 50ohm odpor k VDD.Nesúlad tohto odpor počas výrobného mohli prispieť vyrovnanie ako 50ohm hodnotu majú tendenciu dávať veľké rozdiely.Páčilo sa vám spustiť nesúlad analýzy morle carlo analýzy a aké bolo vaše heslo percenta.Ak ste sa dostali 80% potom, že bude viac zárukou vášho návrhu pre prácu v kremíka.K dispozícii je aj šanca, že sa vyrovnania prídu z previos zosilňovač etáp a je zosilnený až do 50mV.Tu to je skôr náhodné vyrovnanie kvôli nesúladu v porovnaní s vašou systematické vyrovnanie z vášho simulácie úrovni, ktoré ste nemohli vidieť veľa na nich.

 

[chang830]

qustion tu je zrejmé, že descrepancy medzi simuláciou a measurement.The design ukázalo, že je možné tolerovať až 200mV ~ výstup DC offsaet pri 80mV jednosmerným výstupom vyrovnať prinúti obvios PWD sa rovnakým input.Afetr kontrolné, skúšobné podmienku a simulácia podmienkou je same.Can žiadne vysvetliť?

 

[neoflash]

máte informácie o tom, koľko duty-cycle skreslené?