Chybové hlásenie v Synopsys DFT po check_test

[keshexinxin]

Teraz používam Synopsys DFT pridať skenovanie reťaz po syntéze kód Verilog. predtým, než som insert_scan. Ja check_test príkazu. a DC mi dať nejaké informácie, tak informácie: Odvodené systém / test hodiny portu XCLK (20,0,30,0) (TEST-260) Informácie:. Odvodené systém / test hodiny portu XCLK (20,0,30,0 ) (TEST-260) Informácie:. Odvodené systém / test hodiny portu XCLK (20,0,30,0) (TEST-260), ale ako som sa kontrolný test .. Aj definovať skúšobného protokolu a vytvoriť len jeden test hodiny XCLK (20,0,30,0). Neviem, ako môžem získať ďalšie dva systerm hodiny. a ako sa ich zbaviť. btw. Používam Synopsys 2002,05 ver Vďaka za pomoc

 

[keshexinxin]

oh sorry. Robím chybu, o informácie. informácie, ako je táto informácia: Odvodené systém / test hodiny portu XCLK (20,0,30,0) (TEST-260) Informácie:. Odvodené systém / test hodiny portu CPU_ADDR [1] (22,5,27,5). (TEST-260) Informácie: Odvodené systém / test hodiny portu CONF [1] (22,5,27,5) (TEST-260).

 

[alanray]

Mal váš návrh mať vnútorný brány hodín

 

[johnnyh]

Prosím, po súboru so skriptom, stačí sa chybové hlásenie nie je ladenie.