Bude nižšia AHB autobus autobus účinnosť SDRAM?

[heartfree]

Pracujem na projekte SOC. K dispozícii je radič SDRAM zabalené s AHB, Tento radič má niekoľko klientov, ktoré majú ALOS AHB I / O. Tu mám otázku bude AHB vplyv na účinnosť systému SDRAM? Je lepšie, keď odstránenie AHB listom klientov i SDRAM radič? vďaka

 

[uditkumar1983]

Ahoj Myslím, že nie, pretože ako budete robiť, prenos dát medzi nimi, a AHB zbernice sa používa hlavne pre vysoký výkon, prevádzka pipeline .. etc .... druhej veci, ktoré sa môžu dostať nejakú výhodu v ur prípade ale budete musieť nasledovať jeden štandardný becuse v ur SOC tam môže byť viac IP a môže byť blok má prístup k SDRAM. Som tiež pracuje na projekte SOC ... Tu tiež AHB obalu je použitá ... S pozdravom

 

[semiconductorman]

Dovoľujem si nesúhlasiť tu. SDRAM radič by mal podporovať AHB len vtedy, ak sa očakáva, že bude jedným z klienta na zbernici AHB, ak je vo vašom prípade sa hovorí iba jeden modul potom budete chcieť, aby vaše properitary rozhranie pre úsporu času a tiež hardvér. Ale na druhú stranu, ak si myslíte, že SDRAM radič bude použitý v ďalších projektoch pomocou AHB to môže nejaký zmysel, aby to AHB complinat, takže nabudúce budete potrebovať u opakovaného použitia a uložte overovania a design úsilie. Na záver to najdôležitejšie. AHB rozhranie nie je point2point, inými slovami všetko majstrov / slave rovnakej zbernici, keď vaše SDRAM radič pomocou zbernice žiadny master / slave môže mať vplyv, môže to byť problém, ak si prudkého prístup v závislosti na dizajn. Myslím, že som vám dal dostatočný vhľad, aby vaše vlastné rozhodnutie.

 

[heartfree]

Vďaka vám obom. Môj záujem je: Keď si Master SDRAM, pred návratom dát SDRAM, bude latencia CAS aspoň pokiaľ nabudúce masterB si SDRAM, tam bude aj cas latenciu najmenej. Ale ak budeme používať proprietárne zbernicu, môžeme skryté druhú CAS latency. V skutočnosti nemám jasnú architektúry tohto typu funkčného bloku, môžete mi dať príklad pre tento design?

 

[uditkumar1983]

Ahoj .. Aj did't dostal v akom zmysle ste hovoril R ", ktoré používame vlastný autobus, môžeme skryté druhú CAS latency" ... je mi známe, v prípade, že RA mnoho master a slave pripojenie k SDRAM controlller ako cca 25% šírky pásma stratám v dôsledku hornej pamäti routeru, ale po tom aj jeho najlepšie použiť.

 

[zhangpengyu]

Bolo / je ťažké, aby tak urobili. Pri Master prístupu SDRAM, musí vedieť, SDRAM radič haddr z masterb, potom druhý CAS latency Možno odstránené. amba2 je ťažké. amba3 možná OK.