asi synospys syntéza problému

[Jiang]

Ahoj kluci,

I useed Synopsys syntéza nástroj syntetizovať Verilog súbory.
Ja znovu definovať parametrom sub-modul v hornej modul,
ale design analyzátor nemohla nájsť sub-modul v hornej modulu.
Design analyzátor upravené napríklad v hornej modul pridaním '_param_x.'
Ako mám tento problém opraviť?

Jiang

 

[Jiang]

Jiang Napísal:

Ahoj kluci,I useed Synopsys syntéza nástroj syntetizovať Verilog súbory.

Ja znovu definovať parametrom sub-modul v hornej modul,

ale design analyzátor nemohla nájsť sub-modul v hornej modulu.

Design analyzátor upravené napríklad v hornej modul pridaním '_param_x.'

Ako mám tento problém opraviť?Jiang