Altium Designer: Simulácia paralelných ukončení stopy až 1V!

[JohnG300c]

Sériové ukončení správne zobrazuje signál sústrediť sa na úrovni 3,3, ale keď som simulovať paralelné ukončení výsledné napätie okolo 1V. Je to známy problém? Ako opraviť?

 

[echo47]

Aký typ zariadenia je hnacou silou line? Aký je váš odpor Terminátor? Možno, že vodič jednoducho nie je navrhnutý tak, aby výstupné toľko prúdu.

 

[JohnG300c]

To je Alter FPGA (Cyclone II). Som doviezol svoje IBIS, takže I / O config by mal byť správny. Zakončovací odpor sa pohybovala okolo 50 ohm. Tajomstvo ...

 

[echo47]

Predpokladám, že ste vybrali 3,3 LVCMOS alebo LVTTL režimu. Režimoch je možné nastaviť pre jednotku silu až 24 mA, a tak jedného voltu do 50 ohmov zdá akurát.

 

[JohnG300c]

Vďaka echo47. Takže to znamená, že signál vedený FPGA nie je možné paralelne ukončené, pretože sa nemôže poskytnúť dostatočný prúd meniča? Potom, ako mám ukončiť moje obojsmernej dátovej zbernice? Sériový ukončenie na oboch koncoch zbernice sa zdá podozrivý ... Niektoré zjavne kládla odpor ukončenie série v strede vedenia (krátke čiary).

 

[echo47]

Nevidíme mnoho paralelných zakončený 3,3 autobusy už kvôli vysokej súčasný požiadavku, a odpory spáliť toľko energie. Namiesto toho sme dnes svedkami nízkeho napätia multigigabitovou sériovej linky. Menej spojov a oveľa nižší výkon. Ak váš obojsmerná zbernica typu point-to-point (bez medziľahlých bodov), potom rad ukončenie môže fungovať dobre. Mali by ste spustiť integritu signálu simulácie pre istotu. Nie som veľmi dobre oboznámení s možnosťami Cyclone II I / O. Skúste prechádzanie list kapitolu o voliteľné I / O štandardy a zistite, či niektorý z nich sa zdajú byť vhodnými pre danú aplikáciu.

 

[JohnG300c]

Echo47: Skončil som uvedenia sériového zakončovací odpor v strede medzi FPGA a SDRAM. Vzdialenosť je krátka, takže o 33 ohm odpor obsahuje napätie medzi -0,3 až 3,5 voltov accodingly na AD simulátore. Vďaka za pomoc.

 

[echo47]

To znie dobre. Po zostavení základnú dosku, uistite sa priebehy potvrdiť simulácie pomerne presné. Nedávno som sa používa veľa ukončení medzi Xilinx FPGA a DDR2 pamäťový čip. Našiel som spojenie FPGA a DDR2 módy rozhranie, ktoré za predpokladu čisté kvalitu signálu, bez toho, aby súčasne ukončenie alebo externé sériové odpory. Simulácie a aktuálne doske signály ako vyzerajú veľmi čisté.

 

[JohnG300c]

Overil som si Cyclone II, a to bohužiaľ neobsahuje žiadne rezistory výkonovej rade. Cyclone II má variabilný pohon sily, ale od tej doby AD SI Simulator zdá flakey (nemenil simulovať odraz, kedy došlo k zmene pevnosti) som sa rozhodla pre istá vec: rezistory série ukončenia. Zdá sa, že simulátor SI bola priskrutkovaná na celkovej softvér, pretože kvalita sa zdá jednoducho nie je, aby sa tam ...