Ako zaradiť súbor použiť rôzne úlohy vo svojej testbench?

B

balasub

Guest
Verilog úlohy ------------------------------------------------ -------------------------------- Dobrý deň, mám súbor, Verilog obsahujúci rôzne úlohy .... Ako môžem zaradiť tento súbor použiť rôzne úlohy vo svojej testbench .. Tento súbor má tiež úlohy, ktoré sú závislé na stave signálu vnútri BFM.
 
`Sú" full \ cesta \ name.v "ako vyššie uvedený príklad využitia ur dizajn zahŕňa úlohu vzala na vedomie všetky úlohy súčasnej iiside modulu
 
Ahoj poslať nejaké podrobnejšie údaje týkajúce sa úlohy `patrí
 
venkatesankalidass napísal. Je to presne trik Verilog sa mi páči najviac. s `patrí jeden môže písať 10k riadkov kódov v jednotlivých modulov bez únavy z rolovania UltraEdit .. Snívam VHDL je to taky. : (
 

Welcome to EDABoard.com

Sponsor

Back
Top