ako využiť výstup z programu C v mojom programe VHDL

[subramanyam]

hii, robím projekt o radič pamäte, v ktorom sa snažím implementovať dizajn s použitím FIFO a FSMS. tento dizajn pôsobí ako sprostredkovateľ medzi rýchlymi periférií zasielanie sériu dát a pomalé pamäte. som implementoval dizajn vo VHDL. pokiaľ externé zariadenia žiadosť načítať do pamäte, bude môj návrh dať adresu na adresovať zbernicu pamäte a pre zápis dát, ktoré uviedla adresu na adresovať zbernicu a dáta na dátovú zbernicu. môj problém je, chcem realizovať pamäť pomocou prepojené zoznamy v jazyku C. takže kedykoľvek je potreba, aby adresa a údaje o tom, ako sa môžem dostať do môjho programu testovania VHDL. A ako môžem prepojiť tieto dva, plz niekto pomôcť mne o to. ďakujem, subbu

 

[skyscar]

(1) môžete generovať údaje, ktoré chcete od programovanie C a vložiť ich do teba testbench ako TestVector odsek 2) Ak používate Unix, môžete použiť skript ako je Perl prepojiť dve aplikácie po spustení systémového volania.

 

[shankarmit]

pomocou C výstup programu do súboru si môžete prečítať vo VHDL súboru usign je v príkaze .. to je jednoduchý spôsob, a všeobecne sa budeme riadiť týmto spôsobom v priemysle .. S pozdravom Shankar

 

[mpatel]

[Quote = subramanyam] hii, robím projekt o radič pamäte, v ktorom sa snažím implementovať dizajn s použitím FIFO a FSMS. tento dizajn pôsobí ako sprostredkovateľ medzi rýchlymi periférií zasielanie sériu dát a pomalé pamäte. som implementoval dizajn vo VHDL. pokiaľ externé zariadenia žiadosť načítať do pamäte, bude môj návrh dať adresu na adresovať zbernicu pamäte a pre zápis dát, ktoré uviedla adresu na adresovať zbernicu a dáta na dátovú zbernicu. môj problém je, chcem realizovať pamäť pomocou prepojené zoznamy v jazyku C. takže kedykoľvek je potreba, aby adresa a údaje o tom, ako sa môžem dostať do môjho programu testovania VHDL. A ako môžem prepojiť tieto dva, plz niekto pomôcť mne o to. Ďakujem vám, subbu [/quote] Export C výstup do jedného súboru. Zavolajte tento súbor v kóde VHDL. Tento proces automaticky, takže to bude robiť countinuously. Toto je štandardný spôsob, ako v simulácii. Normálne táto metóda sa používa v testbench pre simuláciu na úrovni systému. za to budete musieť použiť nasledujúce knižnice: USE IEEE.std_logic_textio.all, USE std.textio.all a readline príkaz VHDL

 

[sakthi_tallika]

je pojem FLI (Foriegn jazykové rozhranie) k prepojeniu modelu C a VHDL model.

 

[hys]

Pozrite sa na nasledujúci odkaz .... , Ktoré môžu pomôcť pri v používaní FLI. http://www.lispworks.com/documentation/lwl42/FLI-U/html/fli.htm S pozdravom, Harish http://hdlplanet.tripod.com http://groups.yahoo.com/group/hdlplanet

 

[umairsiddiqui]

[Quote = HYS] Pozrite sa na nasledujúci odkaz .... , Ktoré môžu pomôcť pri v používaní FLI. h ** p :/ / www.lispworks.com/documentation/lwl42/FLI-U/html/fli.htm S pozdravom, Harish h ** p :/ / hdlplanet.tripod.com h ** p :/ / skupiny . yahoo.com / skupina / hdlplanet [/quote] FLI odkazoval na odkaz sa týka LISP nie VHDL. VHDL FLI je iný ... Je súčasťou štandardu VHDL a podporovaný simulátorov VHDL (alebo podpora mix sim). Citácie z ModelSim ® SE cudzí jazyk rozhrania V ERS io n 6. 1 e Pu fungujú po: M arch 2 0 0 6

FLI rutiny sú funkcie programovací jazyk C, ktoré poskytujú procesný prístup k informáciám v rámci HDL simulátore. Užívateľ-písaný Aplikácia môže použiť tieto funkcie prechádzať hierarchii na HDL dizajn, získať informácie o a nastaviť hodnoty objektov VHDL v dizajne, získať informácie o simuláciu a riadenie (do istej miery), simulačné beh. Hlavičkový súbor mti.h externs všetky funkcie FLI a typov, ktoré môžu byť používané aplikácií FLI.