Ako vytvoriť 10.23MHz od 100MHz hodín!

[42karim]

Ahoj chalani, musím vytvárať presné 10.23MHz hodín od 100MHz vstupnej hodiny, ale nemôžu pochopiť, ako to urobiť it.Can niektoré telesnej pomôžte mi v tomto regard.The zariadení XC2S200 Spartan 2 rodinnej firmy Xilinx. Ja používam ako Verilog kódovanie jazyka. S pozdravom, Karim

 

[rfmw]

DDS algoritmus?

 

[Iouri]

použitie PLL

 

[ep20k]

Ahoj Karim, mám podobný problém. http://www.edaboard.com/ftopic231988.html Prečítajte si nasledujúci dokument. To vám môže pomôcť. Tam sú tiež príklady. http://www.xilinx.com/bvdocs/appnotes/xapp174.pdf [quote = Iouri] použitie PLL [/quote] Prosím, môžete vysvetliť, že! ep20k

 

[sheik_vb]

Dobrý deň, môžete použiť DCM CLKFX výstup. 100 * M / N = 10,23. Ak je M = 4 a N = 39 potom sa dostanete okolo 10,25.

 

[ahmad_abdulghany]

[Quote = sheik_vb] Dobrý deň, môžete použiť DCM CLKFX výstup. 100 * M / N = 10,23. Ak je M = 4 a N = 39 potom sa dostanete okolo 10,25. [/Quote] Dobrý nápad. PS Neodporúčam sa DCM závislé v dizajne S pozdravom, Ahmad,

 

[ep20k]

[Quote = sheik_vb] Dobrý deň, môžete použiť DCM CLKFX výstup. [/Quote] Ja si to nemyslím. XC2S200 práve DLL, nie DCM. ep20k

 

[telga]

Ahoj 42karim, pozrite sa na skript v Perlu k dispozícii na adrese: http://fractional-divider.tripod.com/ Telga

 

[wiztronix]

ako to urobiť Verilog zo skript v Perlu? ide, wiztronix

 

[ep20k]

[Quote = wiztronix], ako to urobiť Verilog zo skript v Perlu? [/Quote] Pozrite sa na fracn09.pl skript fracn09.zip z http://fractional-divider.tripod.com/ Možno, že štart:?: Vďaka Telga pre tento tip: D ep20k

 

[42karim]

[Quote = rfmw] DDS algoritmus? [/Quote] No, ja mám serched pre algoritmus DDS ,..... ale narazil na rôzne obvody, ktoré používajú technológiu DDS ...... môže niekto povedať, či som je možné realizovať tento algoritmus na FPGA! Jedna vec je istá ..... pomocou DDS môžeme vytvárať akékoľvek frequecy zhruba na tretinu frekvencii kryštálu s presnosťou až 1 Hz v niekoľkých prípadoch! S pozdravom, Karim

 

[telga]

42karim, Pozri @ môj prvý príspevok na túto tému. Skript v Perlu je možné vytvoriť pre U VHDL kódu, ktorí požadované práce. Príklad: perl fracn09.pl-v-f rozdeľovač 100e6 10.23e6 duálny modul deliče dosiahne 0 Hz chyby generátora. Všetky parametre sú uložené vo vygenerovanom súbore. Ak nemáte interpreter Perlu, dajte mi správu a ja zverejní generovaného kódu. Telga

 

[IBO]

Harmonické generátor

 

[echo47]

Táto diskusia je niekoľko týždňov, ale ... Ak používate Xilinx ISE, zahŕňa perl: xilperl.exe. Frakčnou delič technika generuje vibrácie, ktoré môžu byť nežiaduce aplikácie. Táto technika DDS môže vytvoriť pekný málo kolísanie hodiny, ale to vyžaduje externý DAC, low-pass filter a komparátor. Môžete si vybrať šírku akumulátor dosiahnuť čo frekvenčné rozlíšenie, ktoré potrebujete, alebo môžete použiť modulo alebo non-binárny akumulátor získať presný pomer frekvencie.

 

[lianghs]

Ak sa nechcete starať o fázu a rozsahu, môžete použiť proti urobiť. Ak je presný čas, musí byť vytvorené na riadenie projektu, bude lepšie vziať ďalší oscilátor.

 

[global]

Dobrý deň, môžete použiť DCM výstup. 100 * M / N = 10,23. Ak je M = 4 a N = 39 potom sa dostanete okolo 10,25.

 

[dll_embed]

Ak je chvenie 1,15 m, je vo Vašom úrovni tolerancie, potom jednoduchý pult by byť schopný presne požadované hodiny.

 

[sp3_kapil]

DDS algoritmus?