Ako vynútiť VHDL bloku I / O port v Verilog teste potápač

[howardc]

Zdravím všetkých, chcem napísať test Verilog potápačov. Ale podľa môjho návrhu, je blok VHDL. Ak sú všetky návrhy sú kódované Verilog, môžeme silu signálu ako je uvedené nižšie: sila top0.layer1.layer2.output1 = 1'b1, ale ako to urobiť, keď je blok L2 VHDL? Ak niekto pozná to, prosím, pomôžte mi, vďaka.

 

[nand_gates]

Ak je ur pomocou ncsim potom je spôsob hľadania $ nc_mirror. Jeho vždy bolestivé, že VHDL a Verilog vedľa seba v ur prostredí!

 

[aji_vlsi]

Dobrý deň,

Všeobecne je to štýl, neodporúča používať silu, aby si urobil verifiction, s výnimkou V niektorých prípadoch rohu.

Ale ako to urobiť, keď je blok L2 VHDL? Ak niekto pozná to, prosím, pomôžte mi, vďaka.

Záleží na simulátore, ktorý používate, nástroje poskytujú spôsobom. NC: NC_MIRROR VCS: HDL_XMR MTI: SPY Aldec signálu: Signál Agent (alebo niečo podobné). Napísali sme wrapper dlho späť, aby sa vaše TB kód nástroj nezávislý, ale len pre "sondy" časť, možno ľahko rozšíriť na silu v prípade potreby, pozri: www.noveldv.com / eda / probe.tgz HTH Ajeetha, CVC www.noveldv.com

 

[howardc]

Ahoj nand_gates a aji_vlsi, vďaka za Vašu odpoveď.

www.noveldv.com / eda / probe.tgz [/url] HTH Ajeetha, CVC www.noveldv.com

Ahoj aji_vlsi, nemôžem sa dostať www.noveldv.com / eda / probe.tgz . Ak chcem spustiť simuláciu a to ako v NC a VCS, by som mal použiť "Signal SPY"? Môžete mi dať jednoduchý príklad. Modul pre top.layer1.lasyer2.layer3.signal top/layer1/layer2 je kódovanie v Verilog. iba Layer3 je VHDL. Díky moc.

 

[aji_vlsi]

Prosím, pomôžte sami - prečítajte si ich DOC a dokonca aj loď hotové príklady ich inštalácie. Ajeetha, CVC www.noveldv.com